CN117457619B - 一种基于高带宽互联技术的半导体器件 - Google Patents
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Abstract
本申请提供一种基于高带宽互联技术的半导体器件，包括：多个主控单元，各主控单元通过第一互连结构两两通信连接；主控单元包括SoC模块和IO模块；SoC模块包括一个SoC芯粒，IO模块包括一个底层IO芯粒及至少一个位于底层IO芯粒上方并与底层IO芯粒堆叠互联的扩展IO芯粒；对于任一目标IO芯粒，包括自身的微凸块和目标IO芯粒上方堆叠互联的全部扩展IO芯粒的微凸块；对于任一通信连接的主控单元对，主控单元对中第一和第二主控单元的扩展IO芯粒的数量是基于第一与第二主控单元的传输带宽确定的，能在增加互联带宽的同时最大限度降低Die面积，尽可能避免流片良率和晶圆利用率降低，基板成本升高的问题。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及一种基于高带宽互联技术的半导体器件。
背景技术
半导体行业中，由于芯片成本的增大和晶体管数量的增多，芯片复杂度的提高正在放缓。当工艺普遍进入纳米级别后，摩尔定律已经不再适用。以英特尔CPU演化历史为例，每颗芯片上集成的晶体管数量尽管在持续增加，但时钟频率的提升已非常艰难，散热能力限制带来的功耗墙同样明显，此外，从商业维度看，随着先进制程芯片研发制造成本飙升，晶体管单位成本的下降也难以为继。为了克服上述问题，Chiplet技术应运而生，Chiplet技术是把单个大硅片“切”成多个再从封装级组装起来。单个硅片上的布线密度和信号传输质量远远高于Chiplet之间，因此需要发展出高密度、大带宽布线的“先进封装技术”，以尽可能提升多个Chiplet之间布线的数量并提升信号传输质量。在chiplet应用中，Die to Die的高速互联成为业界必须解决的一个环节。
图1为现有的Die to Die互联模式示意图。其中，RX指接收端，TX指发送端，Die1指芯粒1，Die2指芯粒2，Module指模块，Main Band指主带，16 data指16位的数据线，2 clock指两个时钟线，1 valid指一个有效信号线，1 track指一个追踪线，SB data指边带数据线，SB clock指边带时钟线。按照标准封装，每颗Die上有相应的bump（凸块）连接到基板，信号通过基板完成Die to Die的互联。图2为现有Die to Die互联模式对应的bump示意图（图中圆圈表示bump），如图2所示，Die1和Die2均包括对应的电源bump、地bump，TX信号bump和RX信号bump。
基于图1-2可知，对于现有技术的bump排列方式，要想实现2倍或者更高倍的互联带宽，就需要在Die上增加2倍或者更多倍的bump数量，这将造成Die的面积成倍增加，从而带来成本的大幅度上升，Die面积的增加同时会增加流片良率降低的风险，降低晶圆利用率。在封装阶段，大面积的Die和大量的互连线，对基板设计和制造也提出更高的要求，提高了基板成本，不利于量产。
发明内容
本申请提供一种基于高带宽互联技术的半导体器件，以用于解决为了增加互联带宽而增加Die面积，进而导致流片良率和晶圆利用率降低，基板成本升高的问题。
本申请提供一种基于高带宽互联技术的半导体器件，包括：
多个主控单元，各主控单元通过第一互连结构两两通信连接；
所述主控单元包括SoC模块和IO模块；所述SoC模块包括一个SoC芯粒，所述IO模块包括一个底层IO芯粒及至少一个位于所述底层IO芯粒上方并与所述底层IO芯粒堆叠互联的扩展IO芯粒；对于任一目标IO芯粒，所述目标IO芯粒包括自身的微凸块和所述目标IO芯粒上方堆叠互联的全部扩展IO芯粒的微凸块；
对于任一通信连接的主控单元对，所述主控单元对中第一主控单元和第二主控单元的扩展IO芯粒的数量是基于所述第一主控单元与第二主控单元的传输带宽确定的。
根据本申请提供的一种基于高带宽互联技术的半导体器件，对于任一目标IO芯粒，所述目标IO芯粒还包括与微凸块成对设置的硅通孔。
根据本申请提供的一种基于高带宽互联技术的半导体器件，对于任一主控单元，IO模块中的底层IO芯粒和扩展IO芯粒通过硅通孔和微凸块实现堆叠互联。
根据本申请提供的一种基于高带宽互联技术的半导体器件，所述底层IO芯粒和扩展IO芯粒通过硅通孔和微凸块实现堆叠互联，具体包括：
对于位于上层的第一IO芯粒，所述第一IO芯粒通过芯粒中的硅通孔将芯粒内的信号引入到对应的微凸块，再通过对应的微凸块将芯粒内的信号与位于下层的第二IO芯粒连通。
根据本申请提供的一种基于高带宽互联技术的半导体器件，对于任一主控单元，SoC芯粒包括对应的微凸块，SoC芯粒的第一目标微凸块通过第一互连结构中的走线与底层IO芯粒的对应微凸块连接。
根据本申请提供的一种基于高带宽互联技术的半导体器件，对于任一通信连接的主控单元对，所述主控单元对中的第一主控单元对应的第一IO模块通过第一互连结构中的走线与第二主控单元对应的第二IO模块互连。
根据本申请提供的一种基于高带宽互联技术的半导体器件，所述第一主控单元对应的第一IO模块通过第一互连结构中的走线与第二主控单元对应的第二IO模块互连，具体包括：
第一IO模块对应的第一底层IO芯粒的目标微凸块通过第一互连结构中的走线与第二IO模块对应的第二底层IO芯粒的对应微凸块连接。
根据本申请提供的一种基于高带宽互联技术的半导体器件，第一互连结构为重布线层、硅桥或中介层。
根据本申请提供的一种基于高带宽互联技术的半导体器件，对于任一目标芯粒，所述目标芯粒的微凸块设置于目标芯粒的下表面。
根据本申请提供的一种基于高带宽互联技术的半导体器件，所述半导体器件还包括第二互连结构，对于任一主控单元，SoC芯粒的第二目标微凸块通过第一互连结构中的走线与第二互连结构连通。
本申请提供的一种基于高带宽互联技术的半导体器件，包括：多个主控单元，各主控单元通过第一互连结构两两通信连接；所述主控单元包括SoC模块和IO模块；所述SoC模块包括一个SoC芯粒，所述IO模块包括一个底层IO芯粒及至少一个位于所述底层IO芯粒上方并与所述底层IO芯粒堆叠互联的扩展IO芯粒；对于任一目标IO芯粒，所述目标IO芯粒包括自身的微凸块和所述目标IO芯粒上方堆叠互联的全部扩展IO芯粒的微凸块；对于任一通信连接的主控单元对，所述主控单元对中第一主控单元和第二主控单元的扩展IO芯粒的数量是基于所述第一主控单元与第二主控单元的传输带宽确定的，基于芯粒堆叠互联和微凸块技术，能够在增加互联带宽的基础上最大限度降低Die面积，从而尽可能避免流片良率和晶圆利用率降低，基板成本升高的问题。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有的Die to Die互联模式示意图；
图2是现有Die to Die互联模式对应的bump示意图；
图3是本申请提供的基于高带宽互联技术的半导体器件的结构示意图；
图4是本申请提供的基于高带宽互联技术的半导体器件实例的正视图；
图5是本申请提供的基于高带宽互联技术的半导体器件实例的俯视图；
图6是本申请提供的基于高带宽互联技术的半导体器件实例的底层IO芯粒的bump示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图3是本申请提供的基于高带宽互联技术的半导体器件的结构示意图，如图3所示，包括：
多个主控单元，各主控单元通过第一互连结构两两通信连接；
所述主控单元包括SoC模块和IO模块；所述SoC模块包括一个SoC芯粒，所述IO模块包括一个底层IO芯粒及至少一个位于所述底层IO芯粒上方并与所述底层IO芯粒堆叠互联的扩展IO芯粒；对于任一目标IO芯粒，所述目标IO芯粒包括自身的微凸块和所述目标IO芯粒上方堆叠互联的全部扩展IO芯粒的微凸块；
对于任一通信连接的主控单元对，所述主控单元对中第一主控单元和第二主控单元的扩展IO芯粒的数量是基于所述第一主控单元与第二主控单元的传输带宽确定的。
具体的，基于前述内容及图1-2可知，现有技术的bump排列方式，要想实现2倍或者更高倍的互联带宽，就需要在Die上增加2倍或者更多倍的bump数量，这将造成Die的面积成倍增加，从而带来成本的大幅度上升，Die面积的增加同时会增加流片良率降低的风险，降低晶圆利用率。在封装阶段，大面积的Die和大量的互连线，对基板设计和制造也提出更高的要求，提高了基板成本，不利于量产。针对上述问题，本申请提出了一种基于高带宽互联（High Bandwidth Link，HBL）技术的半导体器件，HBL技术的实现基于先进封装技术，包括TSV（Through-Silicon-Via，硅通孔），microbump（微凸块）和RDL（Re-distributed layer，重布线层）等先进工艺，能够解决为了增加互联带宽而增加Die面积的问题，可以解决晶圆利用率低的问题及基板设计和制造的痛点。基于图3可以理解的是，主控单元的数量可根据实际需要进行设定。本申请实施例中第一主控单元和第二主控单元的扩展IO芯粒的数量是基于所述第一主控单元与第二主控单元的传输带宽确定的，即根据实际应用需要，在制造工艺允许的条件下，可对传输带宽（即互联带宽）进行任意比例的增加，确定传输带宽之后即可确定扩展IO芯粒的数量，并设计出对应的半导体器件。值得注意的是，对于任一目标IO芯粒，所述目标IO芯粒包括自身的微凸块和所述目标IO芯粒上方堆叠互联的全部扩展IO芯粒的微凸块，基于此，能够实现SoC芯粒与各IO芯粒的信息交互，同时，由于使用了微凸块技术，能够提高IO芯粒单位面积的带宽，进而能够在增加互联带宽的基础上最大限度降低IO芯粒的面积，进而降低IO模块占用基板的面积。
更具体的，对于任一目标IO芯粒，所述目标IO芯粒还包括与微凸块成对设置的硅通孔。对于任一主控单元，IO模块中的底层IO芯粒和扩展IO芯粒通过硅通孔和微凸块实现堆叠互联。所述底层IO芯粒和扩展IO芯粒通过硅通孔和微凸块实现堆叠互联，具体包括：
对于位于上层的第一IO芯粒，所述第一IO芯粒通过芯粒中的硅通孔将芯粒内的信号引入到对应的微凸块，再通过对应的微凸块将芯粒内的信号与位于下层的第二IO芯粒连通。
基于此，即可实现扩展IO芯粒和底层IO芯粒的堆叠互联。
进一步的，对于任一主控单元，SoC芯粒包括对应的微凸块，SoC芯粒的第一目标微凸块通过第一互连结构中的走线与底层IO芯粒的对应微凸块连接。基于此，即可实现SoC芯粒与IO模块的信息交互。
对于任一通信连接的主控单元对，所述主控单元对中的第一主控单元对应的第一IO模块通过第一互连结构中的走线与第二主控单元对应的第二IO模块互连。基于此，即可实现第一IO模块和第二IO模块的信息交互。
所述第一主控单元对应的第一IO模块通过第一互连结构中的走线与第二主控单元对应的第二IO模块互连，具体包括：
第一IO模块对应的第一底层IO芯粒的目标微凸块通过第一互连结构中的走线与第二IO模块对应的第二底层IO芯粒的对应微凸块连接。
综上所述，通过SoC芯粒的微凸块、IO芯粒的微凸块及对应的硅通孔、第一互连结构中的走线，即可实现第一主控单元中SoC芯粒与第二主控单元中SoC芯粒的信号互联。可以理解的是，SoC芯粒的第一目标微凸块指用于与IO模块进行交互的微凸块，第一底层IO芯粒的目标微凸块指用于与第二IO模块对应的第二底层IO芯粒进行交互的微凸块。
另外，第一互连结构为重布线层、硅桥或中介层。对于任一目标芯粒，所述目标芯粒的微凸块设置于目标芯粒的下表面。基于此，可以保证Die to Die高带宽互联。可以理解的是，硅桥是在硅基中制作导线，然后通过microbump与两侧的Die互联。
所述半导体器件还包括第二互连结构，对于任一主控单元，SoC芯粒的第二目标微凸块通过第一互连结构中的走线与第二互连结构连通。基于此，可以实现SoC芯粒可以通过第二互连结构与外部设备互联，保证半导体器件的功能扩展。所述第二互连结构具体为封装基板（即Package Substrate）。
图4是本申请提供的基于高带宽互联技术的半导体器件实例的正视图，图5是本申请提供的基于高带宽互联技术的半导体器件实例的俯视图，所述半导体器件实例中主控单元的数量为2，扩展IO芯粒的数量为3。如图4所示，Die1-2、Die1-3、Die1-4（即扩展IO芯粒）通过TSV和microbump实现Die to Die堆叠互联，最后通过Die1-1（即底层IO芯粒）的microbump将信号接到RDL上，信号通过RDL上的走线传输到Die2-1（即底层IO芯粒），然后通过TSV和microbump到达Die2-2、Die2-3、Die2-4（即扩展IO芯粒）堆叠。具体的，图4中①是TSV，将Die1-4内信号引入到Die1-4的microbump，②是microbump，将Die1-4的信号与Die1-3连通；③是TSV，将Die1-3内信号引入到Die1-3的microbump，④是microbump，将Die1-3的信号与Die1-2连通；⑤是TSV，将Die1-2内信号引入到Die1-2的microbump，⑥是microbump，将Die1-2的信号与Die1-1连通；⑦是TSV，将Die1-1内信号引入到Die1-1的microbump，⑧是microbump，将Die1-1，Die1-2，Die1-3，Die1-4堆叠的信号与RDL（即图中）连通，信号通过RDL连通右侧Die堆叠（即IO模块）。右侧Die堆叠中⑨-/>同左侧一样，Die堆叠通过TSV和microbump实现信号互联。最后与左边的Die堆叠完成Die to Die信号互联，进而实现SoC-1与SoC-2的信息交互。值得注意的是，由于对于任一目标IO芯粒，所述目标IO芯粒包括自身的微凸块和所述目标IO芯粒上方堆叠互联的全部扩展IO芯粒的微凸块，因此，IO模块中堆叠互联的IO芯粒由上至下面积依次增大，如图4-5所示。
图6是本申请提供的基于高带宽互联技术的半导体器件实例的底层IO芯粒的bump示意图，其中，左侧为采用传统bump排列方式设计的单倍传输带宽IO芯粒的bump示意图（其中bump采用C4 bump），右侧为采用本申请的高带宽互联技术的半导体器件实例的底层IO芯粒的bump示意图（其中bump采用microbump）。假设要使Die to Die传输带宽增加到4倍，采用传统的bump排列方式就需要bump数量增加到原来的4倍，同样Die的面积也将增加为原来的4倍，但若采用本申请的高带宽互联技术，底层IO芯粒的面积仅需增加到原来的2.45倍。显然，采用本申请实施例的高带宽互联技术，凸块密度更大，单位面积上带宽明显提升。
本申请实施例提供的基于高带宽互联技术的半导体器件，包括：多个主控单元，各主控单元通过第一互连结构两两通信连接；所述主控单元包括SoC模块和IO模块；所述SoC模块包括一个SoC芯粒，所述IO模块包括一个底层IO芯粒及至少一个位于所述底层IO芯粒上方并与所述底层IO芯粒堆叠互联的扩展IO芯粒；对于任一目标IO芯粒，所述目标IO芯粒包括自身的微凸块和所述目标IO芯粒上方堆叠互联的全部扩展IO芯粒的微凸块；对于任一通信连接的主控单元对，所述主控单元对中第一主控单元和第二主控单元的扩展IO芯粒的数量是基于所述第一主控单元与第二主控单元的传输带宽确定的，基于芯粒堆叠互联、微凸块和硅通孔技术，能够在增加互联带宽的基础上最大限度降低Die面积，从而尽可能避免流片良率和晶圆利用率降低，基板成本升高的问题。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (7)
1.一种基于高带宽互联技术的半导体器件，其特征在于，包括：
多个主控单元，各主控单元通过第一互连结构两两通信连接；所述第一互连结构位于主控单元下方；
所述主控单元包括SoC模块和IO模块；所述SoC模块包括一个SoC芯粒，所述IO模块包括一个底层IO芯粒及至少一个位于所述底层IO芯粒上方并与所述底层IO芯粒堆叠互联的扩展IO芯粒；对于任一目标IO芯粒，所述目标IO芯粒包括自身的微凸块和所述目标IO芯粒上方堆叠互联的全部扩展IO芯粒的微凸块；
对于任一通信连接的主控单元对，所述主控单元对中第一主控单元和第二主控单元的扩展IO芯粒的数量是基于所述第一主控单元与第二主控单元的传输带宽确定的；
对于任一主控单元，SoC芯粒包括对应的微凸块，SoC芯粒的第一目标微凸块通过第一互连结构中的走线与底层IO芯粒的对应微凸块连接；
对于任一通信连接的主控单元对，所述主控单元对中的第一主控单元对应的第一IO模块通过第一互连结构中的走线与第二主控单元对应的第二IO模块互连；
所述第一主控单元对应的第一IO模块通过第一互连结构中的走线与第二主控单元对应的第二IO模块互连，具体包括：
第一IO模块对应的第一底层IO芯粒的目标微凸块通过第一互连结构中的走线与第二IO模块对应的第二底层IO芯粒的对应微凸块连接。
2.根据权利要求1所述的基于高带宽互联技术的半导体器件，其特征在于，对于任一目标IO芯粒，所述目标IO芯粒还包括与微凸块成对设置的硅通孔。
3.根据权利要求2所述的基于高带宽互联技术的半导体器件，其特征在于，对于任一主控单元，IO模块中的底层IO芯粒和扩展IO芯粒通过硅通孔和微凸块实现堆叠互联。
4.根据权利要求3所述的基于高带宽互联技术的半导体器件，其特征在于，所述底层IO芯粒和扩展IO芯粒通过硅通孔和微凸块实现堆叠互联，具体包括：
对于位于上层的第一IO芯粒，所述第一IO芯粒通过芯粒中的硅通孔将芯粒内的信号引入到对应的微凸块，再通过对应的微凸块将芯粒内的信号与位于下层的第二IO芯粒连通。
5.根据权利要求1所述的基于高带宽互联技术的半导体器件，其特征在于，第一互连结构为重布线层、硅桥或中介层。
6.根据权利要求1所述的基于高带宽互联技术的半导体器件，其特征在于，对于任一目标芯粒，所述目标芯粒的微凸块设置于目标芯粒的下表面。
7.根据权利要求1所述的基于高带宽互联技术的半导体器件，其特征在于，所述半导体器件还包括第二互连结构，对于任一主控单元，SoC芯粒的第二目标微凸块通过第一互连结构中的走线与第二互连结构连通。
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