CN115831955A - 具有倒置芯片堆叠体的集成电路封装 - Google Patents

具有倒置芯片堆叠体的集成电路封装 Download PDF

Info

Publication number
CN115831955A
CN115831955A CN202210973801.0A CN202210973801A CN115831955A CN 115831955 A CN115831955 A CN 115831955A CN 202210973801 A CN202210973801 A CN 202210973801A CN 115831955 A CN115831955 A CN 115831955A
Authority
CN
China
Prior art keywords
die
package
substrate
bridge
package substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210973801.0A
Other languages
English (en)
Inventor
K·V·瓦拉瓦拉
C·M·杰哈
A·P·柯林斯
O·G·卡尔哈德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN115831955A publication Critical patent/CN115831955A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/171—Disposition
    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/17181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06589—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/42—Fillings or auxiliary members in containers or encapsulations selected or arranged to facilitate heating or cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种示例性微电子组件，包括：衬底；在衬底之上的桥接管芯；以及在衬底与桥接管芯之间的管芯堆叠体，管芯堆叠体包括逻辑管芯和至少一个存储器管芯，其中，逻辑管芯在至少一个存储器管芯与桥接管芯之间。本公开涉及具有倒置芯片堆叠体的集成电路封装。

Description

具有倒置芯片堆叠体的集成电路封装
技术领域
本公开涉及集成电路(IC)设备和组件。更具体地，本公开涉及具有倒置芯片堆叠体的IC封 装。
背景技术
在过去的几十年中，IC中特征的缩小一直是半导体行业不断发展的驱动力。缩小到越来越小 的特征允许在半导体芯片的有限基板面积上增加功能单元的密度。例如，缩小晶体管尺寸允许在芯 片上并入更多数量的存储器设备或逻辑设备，从而有助于制造容量更大的产品。然而，不断增加容 量的驱动力并非没有问题。优化每个IC管芯和包括一个或多个管芯的每个IC封装的性能的必要性 变得越来越重要。
附图说明
根据结合附图的以下具体实施方式，将容易理解实施例。为了便于描述，相同的附图标记表 示相同的结构元件。在附图的各图中，通过示例而非限制的方式示出了各实施例。
图1是根据本公开的一些实施例的微电子组件的示意性截面图，该微电子组件包括基础管芯 和可以堆叠在基础管芯之上的一个或多个存储器和/或计算管芯的一个或多个堆叠体。
图2是包括诸如图1所示的以传统方式定向的微电子组件的示例性IC封装的示意性截面图。
图3是根据本公开的一些实施例的包括诸如图1所示的微电子组件的示例性IC封装的示意性 截面图。
图4A是根据本公开的一些实施例的包括诸如图1所示的微电子组件的另一示例性IC封装的 示意性截面图。
图4B根据本公开的一些实施例的图4A的示例性IC封装的一部分的示意性截面图。
图5是根据本公开的一些实施例的包括诸如图1所示的微电子组件的另一示例性IC封装的示 意性截面图。
图6是根据本公开的一些实施例的包括诸如图1所示的微电子组件的另一示例性IC封装的示 意性截面图。
图7是根据本公开的一些实施例的包括诸如图1所示的微电子组件的另一示例性IC封装的示 意性截面图。
图8是根据本公开的一些实施例的可以包括一个或多个封装的设备封装的截面图，该封装包 括其上形成有管芯到管芯(DTD)互连凸块的有机钝化层。
图9是根据本公开的一些实施例的可以包括一个或多个封装的设备组件的截面侧视图，该封 装包括其上形成有DTD互连凸块的有机钝化层。
图10是根据本公开的一些实施例的可以包括一个或多个封装的示例性计算设备的框图，该封 装包括其上形成有DTD互连凸块的有机钝化层。
具体实施方式
概述
本公开的系统、方法和设备各自具有若干创新方面，其中没有单一方面单独负责本文所述公 开的所有期望属性。在以下描述和附图中阐述了本说明书中描述的主题的一个或多个实施方式的细 节。
在本公开的一个方面中，示例性微电子组件包括：衬底；在衬底之上的桥接管芯；以及在衬 底与桥接管芯之间的管芯堆叠体，其中，管芯堆叠体包括逻辑管芯和至少一个存储器管芯，并且其 中，逻辑管芯在至少一个存储器管芯与桥接管芯之间。
如本文所用，术语“绝缘材料”是指基本上不导电的固体材料(和/或在如本文所述的处理之 后固化的液体材料)。作为示例而非限制，它们可以包括有机聚合物和塑料，以及无机材料(例如， 离子晶体、瓷器、玻璃、硅和氧化铝或其组合。它们可以包括电介质材料、高极化率材料和/或压电 材料。在不脱离本公开的范围的情况下，它们可以是透明的或不透明的。绝缘材料的其他示例是用 于封装应用的底部填充物和模制物或类似模制物的材料，包括例如用于有机中介层、封装衬底和其 他此类部件的材料。
本公开的结构、组件、封装、方法、设备和系统中的每一个可以具有若干创新方面，其中没 有单一方面单独负责本文所公开的所有期望属性。在以下描述和附图中阐述了本说明书中描述的主 题的一个或多个实施方式的细节。
在以下具体实施方式中，可以使用本领域技术人员通常采用的术语来描述说明性实施方式的 各个方面，以向本领域其他技术人员传达其工作的实质。例如，术语“连接”表示在没有任何中间 设备的情况下被连接的事物之间的直接连接(其可以是机械、电和/或热连接中的一个或多个)，而 术语“耦合”表示被连接的事物之间的直接连接，或者通过一个或多个无源或有源中间设备的间接 连接。术语“电路”表示一个或多个无源和/或有源部件，它们被布置为彼此合作以提供期望的功能。 术语“基本上”、“接近”、“近似”、“附近”和“大约”通常是指基于如本文所述或如本领域已知的 特定值的上下文在目标值的+/-20％内(例如，在目标值的+/-5％或10％内)。类似地，指示各种元件 的取向的术语(例如“共面”、“垂直”、“正交”、“平行”或元件之间的任何其他角度)通常是指基 于如本文所述或如本领域中已知的特定值的上下文在目标值的+/-5-20％内。
除非另有说明，否则本文所述的管芯包括实施(即，被配置为执行)某些功能的一个或多个 IC结构(或简称为“IC”)。在一个这样的示例中，术语“存储器管芯”可以用于描述包括实施存储 器电路装置(circuitry)的一个或多个IC(例如，实施存储器设备、存储器阵列、被配置为控制存储 器设备和阵列的控制逻辑中单元中的一个或多个的IC)的管芯。在另一这样的示例中，术语“计算 管芯”可以用于描述包括实施逻辑/计算电路装置的一个或多个IC(例如，实施I/O功能、算术运算、 数据管线等中的一个或多个的IC)的管芯。
在其他示例中，术语“互连”可以用于描述由导电材料形成的任何元件，其用于向与IC相关 联的一个或多个部件或/和在各种此类部件之间提供电连接。在IC管芯/芯片的上下文中，术语“互 连”可以指导线/导电线(有时也称为“线”或“金属线”或“沟槽”)和导电过孔(有时也称为“过 孔”或“金属过孔”)。通常，术语“导线”可以用于描述由电介质材料隔离的导电元件，该电介质 材料通常包括设置在IC管芯/芯片的平面内的层间低k电介质。这样的导线通常布置在金属化堆叠 体的若干级或若干层中。在另一方面，术语“导电过孔”可以用于描述互连金属化堆叠体的不同级 的两条或更多条导线的导电元件。为此，可以提供基本上与IC管芯/芯片或在其之上提供IC结构的 支撑结构的平面垂直的过孔，并且过孔可以互连相邻级中的两条导线或不相邻级中的两条导线。术 语“金属化堆叠体”可以用于指一个或多个互连的堆叠体，其用于提供到IC管芯/芯片的不同电路 部件的连接。有时，金属线和过孔可以分别称为“导电线/迹线”和“导电过孔”，以强调这些元件 包括导电材料(例如但不限于金属)的事实。另一方面，在彼此耦合的管芯堆叠体的上下文中、或 在耦合到封装衬底的管芯的上下文中，术语“互连”可以分别指DTD互连和管芯到封装衬底(DTPS) 互连。
在各种实施例中，与IC相关联的元件可以包括例如晶体管、二极管、电源、电阻器、电容器、 电感器、传感器、收发器、接收器、天线等。在各种实施例中，与IC相关联的部件可以包括单片集 成在IC内、安装在IC上或连接到IC的那些部件。本文描述的IC可以是模拟的或数字的，并且可 以用于许多应用中，例如微处理器、光电子设备、逻辑块、音频放大器等，这取决于与IC相关联的 部件。本文所述的IC可以用作芯片组的一部分，以用于在计算机中执行一个或多个相关功能。
如本文所用，术语“之上”、“下”、“之间”和“上”是指一个材料层或部件相对于其他层或 部件的相对位置。例如，设置在另一层之上或下的一层可以直接与另一层接触，或者可以具有一个 或多个中间层。此外，设置在两层之间的一层可以直接与两层中的一层或两层接触，或者可以具有 一个或多个中间层。相反，被描述为在第二层“上”的第一层是指与该第二层直接接触的层。类似 地，除非明确地另外说明，否则设置在两个特征之间的一个特征可以与相邻特征直接接触，或者可 以具有一个或多个中间层。另外，如本文所用的术语“设置”是指位置、定位、放置和/或布置，而 不是指任何特定的形成方法。
出于本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。出于本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或(A、B和C)。当参 考测量范围使用时，术语“之间”包括测量范围的端点。当在本文中所用时，符号“A/B/C”表示(A)、 (B)和/或(C)。尽管某些元件在本文中可能以单数形式表示，但这些元件可以包括多个子元件。 例如，“导电材料”可以包括一种或多种导电材料。在另一示例中，“电介质材料”可以包括一种或 多种电介质材料。
说明书使用短语“在实施例中(in an embodiment或in embodiments)，其可以各自指代相同或 不同实施例中的一个或多个。此外，如关于本公开的实施例所使用的术语“包括”、“包含”、“具有” 等是同义的。本公开可以使用基于透视的描述，例如“上方”、“下方”、“顶部”、“底部”和“侧面”； 这样的描述用于方便讨论，并且并非旨在限制所公开的实施例的应用。附图不一定是按比例绘制的。 除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同对象仅指示正在引 用类似对象的不同实例，并且并非旨在暗示如此描述的对象必须在时间上、空间上、在排序上或以 任何其他方式处于给定序列中。
在以下具体实施方式中，参考形成其一部分的附图，并且在附图中通过说明示出了可以实践 的实施例。应当理解，可以利用其他实施例，并且可以在不脱离本公开的范围的情况下进行结构或 逻辑改变。因此，以下具体实施方式不应被理解为限制性的。
在附图中，相同的附图标记指代所示的相同或类似的元件/材料，使得除非另有说明，在附图 之一的上下文中提供的具有给定附图标记的元件/材料的解释可应用于其中可以示出具有相同附图 标记的元件/材料的其他附图。
此外，在附图中，本文所述的各种设备和组件的示例结构的一些示意图可以用精确的直角和 直线示出，但是应当理解，这些示意图可能不反映现实工艺限制，这可能导致当使用例如合适的表 征工具的图像(例如扫描电子显微镜(SEM)图像、透射电子显微镜(TEM)图像或非接触式轮廓 曲线仪)检查本文所述的任何结构时，特征看起来不是那么“理想”。在真实结构的这种图像中，可 能的处理缺陷和/或表面缺陷可能也是可见的，所述缺陷例如表面粗糙度、曲率或轮廓偏差、凹坑或 划痕、材料的不完全直的边缘、锥形过孔或其他开口、拐角的无意倒圆角或不同材料层的厚度变化、 (一个或多个)结晶区域内的偶然的螺旋、边缘或组合位错、和/或单个原子或原子簇的偶然位错缺 陷。可能存在此处未列出的但在设备制造和/或封装领域内常见的其他缺陷。
在附图中，出于说明性目的呈现了结构和部件的特定数量和布置，并且在各种实施例中可以 呈现此类结构和部件的任何期望数量或布置。此外，图中所示的结构可以根据材料特性、制造工艺 和操作条件而采用任何合适的形式或形状。为方便起见，如果存在用不同字母表示的图的集合，则 在本文中可以在没有字母的情况下来指代这样的集合。类似地，如果存在用不同字母表示的附图标 记的集合(例如，110a-110e)，则在本文中可以在没有字母的情况下来指代这样的集合(例如，“110”)。
可以以最有助于理解所要求保护的主题的方式依次将各种操作描述为多个分立的动作或操作。 然而，描述的顺序不应被解释为暗示这些操作必须是顺序相关的。特别地，这些操作可以不以所呈 现的顺序执行。所描述的操作可以以与所描述的实施例不同的顺序来执行。在附加实施例中，可以 执行各种附加操作，和/或可以省略所描述的操作。
示例性实施例
图1是根据一些实施例的具有基础结构或基础管芯102以及至少一个堆叠体104的微电子组 件100的截面侧视图的示意图，堆叠体104包括堆叠在基础管芯102之上的一个或多个存储器和/或 计算管芯106A-106H。图1示出了具有八个堆叠的存储器/计算管芯106的管芯堆叠体104；在其他 实施例中，堆叠体的数量以及每个堆叠体中包括的管芯的数量、顺序和性质可能不同。出于本文示 例的目的，微电子组件100(以及类似组件)在本文中可以被称为高带宽存储器(HBM)管芯堆叠 体。
如图1所示，在一些实施例中，基础管芯102可以通过互连110耦合到另外的部件108。在一 些实施例中，另外的部件108可以是封装衬底(例如，本文描述的封装衬底1202)，在这种情况下， 互连110可以是DTPS互连，并且微电子组件100可以称为IC封装。在其他实施例中，另外的部件 108可以是中介层或另一存储器或计算管芯，在这种情况下，互连110可以是DTD互连。在一些实 施例中，互连110可以包括凸块(例如，焊料凸块)，并且可以具有在约55微米与200微米(μm) 之间的间距，包括其中的所有值和范围，例如，在约90微米与150微米之间，或在约100微米与 120微米之间。
堆叠体104的各种管芯106可以通过互连114A-114G彼此耦合。在一些实施例中，互连114 可以是混合接合互连、铜柱、DTD互连，互连114可以包括焊料和/或可以包括各向异性导电材料。 在一些实施例中，穿硅过孔(TSV)(未示出)可以延伸穿过管芯106和102中的一个或多个以在管 芯之间耦合功率和信号。
虽然为了不使附图杂乱而在所有当前的图示中没有具体示出，但是当描述DTD或DTPS互连 时，第一管芯的表面可以包括第一组导电触点，并且第二管芯或封装衬底的表面可以包括第二组导 电触点。然后，第一组的一个或多个导电触点可以通过DTD或DTPS互连而电和机械耦合到第二组 中的一些导电触点。在一些实施例中，DTD互连的间距可以与DTPS互连的间距不同，尽管在其他 实施例中，这些间距可以基本上相同。
本文公开的DTPS互连可以采用任何合适的形式。在一些实施例中，一组DTPS互连可以包括 焊料(例如，经受热回流以形成DTPS互连的焊料凸块或焊料球)。包括焊料的DTPS互连可以包括 任何适当的焊料材料，例如铅/锡、锡/铋、共晶锡/银、三元锡/银/铜、共晶锡/铜、锡/镍/铜、锡/铋/ 铜、锡/铟/铜、锡/锌/铟/铋、或其他合金。在一些实施例中，一组DTPS互连可以包括各向异性导电 材料，例如各向异性导电膜或各向异性导电膏。各向异性导电材料可以包括分散在非导电材料中的 导电材料。在一些实施例中，各向异性导电材料可以包括嵌入在粘结剂或热固性粘合膜(例如，热 固性联苯型环氧树脂或基于丙烯酸的材料)中的微观导电颗粒。在一些实施例中，导电颗粒可以包 括聚合物和/或一种或多种金属(例如，镍或金)。例如，导电颗粒可以包括进而涂覆有聚合物的镍 涂覆的金或银涂覆的铜。在另一示例中，导电颗粒可以包括镍。当未压缩各向异性导电材料时，从 材料的一侧到另一侧可能没有导电路径。然而，当充分压缩各向异性导电材料时(例如，通过各向 异性导电材料的任一侧上的导电触点)，压缩区域附近的导电材料可以彼此接触，以便在压缩区域中形成从膜的一侧到另一侧的导电路径。
本文公开的DTD互连可以采用任何合适的形式。在一些实施例中，如本文所述的在微电子组 件或IC封装中的DTD互连中的一些或全部可以是金属到金属互连(例如，铜到铜互连、或电镀互 连)。在这样实施例中，DTD互连的任一侧上的导电触点可以接合在一起(例如，在升高的压力和/ 或温度下)，而不使用中间焊料或各向异性导电材料。在一些实施例中，可以在金属到金属互连中使 用焊料的薄盖层以适应平面性，并且该焊料可以在处理期间变成金属间化合物。在利用混合接合的 一些金属到金属互连中，电介质材料(例如，氧化硅、氮化硅、碳化硅或有机层)可以存在于接合 在一起的金属之间(例如，在提供相关联的导电触点的铜焊盘或柱之间)。在一些实施例中，DTD 互连的一侧可以包括金属柱(例如，铜柱)，并且DTD互连的另一侧可以包括凹入电介质中的金属 触点(例如，铜触点)。在一些实施例中，金属到金属互连(例如，铜到铜互连)可以包括贵金属(例 如，金)或其氧化物导电的金属(例如，银)。在一些实施例中，金属到金属互连可以包括可以具有 降低的熔点的金属纳米结构(例如，纳米棒)。金属到金属互连能够比其他类型的互连可靠地传导更 高的电流；例如，当电流流动时，一些焊料互连可以形成脆性金属间化合物，并且可以限制通过这种互连提供的最大电流以减轻机械故障。
在一些实施例中，一组DTD互连的任一侧上的管芯可以是未封装的管芯，和/或DTD互连可 以包括通过焊料附接到相应导电触点的小导电凸块或导电柱(例如，铜凸块或铜柱)。在一些实施例 中，在如本文所述的微电子组件或IC封装中的DTD互连中的一些或全部可以是焊料互连，该焊料 互连包括熔点比包括在DTPS互连中的一些或全部中的焊料更高的焊料。例如，当在形成DTPS互 连之前在IC封装中形成DTD互连时，基于焊料的DTD互连可以使用较高温度的焊料(例如，具有 高于200摄氏度的熔点)，而DTPS互连可以使用较低温度的焊料(例如，具有低于200摄氏度的熔 点)。在一些实施例中，较高温度的焊料可以包括锡；锡和金；或锡、银和铜(例如，96.5％锡、3％ 银和0.5％铜)。在一些实施例中，较低温度的焊料可以包括锡和铋(例如，共晶锡铋)或者锡、银 和铋。在一些实施例中，较低温度的焊料可以包括铟、铟和锡、或镓。
在一些实施例中，一组DTD互连可以包括焊料。包括焊料的DTD互连可以包括任何适当的 焊料材料，例如上面针对DTPS互连讨论的任何材料。在一些实施例中，一组DTD互连可以包括各 向异性导电材料，例如上面针对DTPS互连讨论的任何材料。在一些实施例中，DTD互连可以用作 数据传输通道，而DTPS互连可以用于电源线和地线等。
在如本文描述的微电子组件或IC封装中，DTD互连中的一些或全部可以具有比DTPS互连更 精细的间距。在一些实施例中，DTD互连可能具有过于精细的间距以至于不能直接耦合到封装衬底 (例如，过于精细以至于不能用作DTPS互连)。由于在一组DTD互连的任一侧上的不同管芯中的 材料的相似性大于在一组DTPS互连的任一侧上的管芯与封装衬底之间的材料的相似性，所以DTD 互连可以具有比DTPS互连更小的间距。特别地，由于在操作期间生成的热量(以及在各种制造操 作期间施加的热量)，管芯和封装衬底的材料成分的差异可能导致管芯和封装衬底的不同膨胀和收缩。 为了减轻由这种有差异的膨胀和收缩引起的损坏(例如，破裂、焊料桥接等)，如本文所述的任何微 电子组件或IC封装中的DTPS互连可以形成为比DTD互连更大并且更远地分开，由于DTD互连的 任一侧上的管芯对的更大的材料相似性，DTPS互连可以经历更少的热应力。在一些实施例中，本 文公开的DTPS互连可以具有在约80微米与300微米之间的间距，而本文公开的DTD互连可以具 有在约7微米与100微米之间的间距。
本文公开的管芯可以包括半导体材料，包括例如N型材料或P型材料。管芯可以包括例如使 用体硅(或其他体半导体材料)或绝缘体上半导体(SOI，例如绝缘体上硅)结构形成的晶体衬底。 在一些实施例中，可以使用替代材料形成管芯，替代材料可以与硅结合或可以不与硅结合，替代材 料包括但不限于铌锂、磷化铟、二氧化硅、锗、硅锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓、 砷化铝镓、砷化铝、砷化铟铝、锑化铝铟、砷化铟镓、氮化镓、氮化铟镓、氮化铝铟或锑化镓，或 III-N或IV族材料的其他组合。在一些实施例中，管芯可以包括非晶材料，例如聚合物。虽然本文 描述了用于管芯的材料的几个示例，但可以用作可以在其上构建如本文所述的IC电路和结构(如管 芯102)的基础的任何材料或结构都落入本公开的精神和范围内。
再次参考图1，特别地，转向在微电子组件100中实施的存储器电路，一些存储器设备可以被 认为是“独立”设备，因为它们包括在也不包括计算逻辑单元(例如，用于执行处理操作的晶体管) 的芯片中。其他存储器设备(例如，管芯或管芯堆叠体)可以与计算逻辑单元一起包括在芯片封装 中，并且可以被称为“共同封装”的存储器设备。使用共同封装的存储器来支持计算逻辑单元可以 通过使存储器和计算逻辑单元更靠近在一起并且消除增加延时的接口来提高性能。本公开的各种实 施例涉及共同封装的存储器阵列、以及对应的方法和设备。特别地，在一些实施例中，基础管芯102 可以包括耦合到堆叠体114的一个或多个堆叠管芯106的相对大的存储器。以这种方式堆叠各个层 有利地允许根据需要通过添加更多层的存储器和计算管芯来进行缩放。
基础管芯102可以包括存储器功能以及计算功能。在基础管芯102中实施的存储器可以是平 坦存储器(有时也称为“平坦层级存储器”或“线性存储器”)，并且因此也可以称为“盆式存储器 (basin memory)”。如本领域已知的，平坦存储器或线性存储器是指存储器寻址范例，其中存储器对 于程序而言可能表现为单个连续地址空间，其中处理器可以直接并且线性地寻址所有可用存储器位 置，而无需诉诸存储器分段或分页方案。因此，在基础管芯102中实施的存储器可以是就其数据访 问而言不被划分为分层级的层或级的存储器。在一些实施例中，至少部分基本存储器功能可以由后 端晶体管(即，由后段制程(BEOL)工艺形成的晶体管)形成，例如，实施为动态随机存取存储器 (DRAM)。在另一方面，在堆叠管芯104(例如，管芯106)中实施的存储器可以是层级存储器， 并且可以包括与基础管芯102不同类型的存储器。例如，在一些实施例中，在存储器管芯106中实 施的存储器可以由前端晶体管(即，通过前段制程(FEOL)工艺形成的晶体管)(例如，SRAM) 形成。在一些实施例中，一些堆叠存储器管芯还可以包括DRAM。在该上下文中，层级存储器是指 计算机架构的概念，其中计算机储存器基于存储器的特征(例如，响应时间、复杂性、容量、性能 和控制技术)被分成层级。高性能设计可能需要考虑存储器层级的限制，即，每个部件的尺寸和能力。使用层级存储器，各种存储器部件中的每个部件都可以被视为存储器层级的一部分(m1，m2，...， mn)，其中每个成员mi通常比层级的下一最高成员mi+1更小和更快。为了限制更高的级的等待，层 级存储器结构的较低的级可以通过填充缓冲器并且然后发出信号来激活传输而进行响应。例如，在 一些实施例中，在堆叠存储器管芯中实施的层级存储器可以分为四个主要存储级：1)内部储存器(例 如，处理器寄存器和高速缓存)，2)主要存储器(例如，系统RAM和控制器卡)，3)在线大容量 储存器(例如，次级储存器)，以及4)离线大容量储存器)(例如，三级和离线储存器))。然而， 随着存储器层级中的级的数量和每个级的性能随着时间而增加，并且将来可能会继续增加，这个示 例性层级划分仅提供了如何布置存储器管芯的一个非限制性示例。
在一些实施例中，基础管芯102可以负责关于存储在存储器管芯106中的数据的读取/写入操 作。为此，基础管芯102可以包括一个或多个I/O IC，I/O IC被配置为控制对存储在存储器管芯106 中的数据的访问。例如，基础管芯102可以被配置为仅控制对数据的I/O访问而不对数据执行任何 操作。在一些实施例中，堆叠体104中可以包括一个或多个附加计算管芯，其中附加计算管芯可以 实施IC，该IC被配置为实施对存储在堆叠存储器管芯106中的数据的I/O控制、组装来自堆叠存储 器管芯的数据用于传递(例如，通过中央总线传递)到计算管芯等。在一些实施例中，堆叠体104 中的附加计算管芯可以不被配置为对数据执行除了I/O和组装以传递到基础管芯102之外的任何操 作。另一方面，堆叠体104中的计算管芯可以是高性能计算管芯，其被配置为执行关于存储在堆叠 存储器管芯106中的数据的各种操作(例如，算术和逻辑操作，用管线输送来自一个或多个逻辑管 芯、其他存储器管芯的数据以及可能的来自外部设备/芯片的数据)。
在本公开的各种实施例中，本文描述的晶体管可以是场效应晶体管(FET)，例如金属氧化物 半导体(MOS)FET(MOSFET)。通常，FET是一种三端设备，其包括源极端、漏极端和栅极端， 并且使用电场来控制流过设备的电流(例如，通过晶体管的沟道部分)。FET通常包括沟道材料、在 沟道材料中和/或之上设置的源极区域和漏极区域、以及包括栅极电极材料的栅极堆叠体(栅极电极 材料替代地称为“功函数”材料，其设置在沟道材料的在源极区域与漏极区域之间的一部分(“沟道 部分”)之上)，并且可选地，FET还包括在栅极电极材料与沟道材料之间的栅极电介质材料。
图2是包括以传统方式在封装衬底204上定向的HBM管芯堆叠体202的封装200的示意性截 面图。出于解释的目的，可以假设HBM管芯堆叠体202在所有相关方面都与微电子组件100(图1) 相似。封装衬底204上还支撑有IC结构206，IC结构206可以包括任意数量的不同IC设备和/或设 备组合。由于HBM管芯堆叠体202和IC结构206的小尺寸和快速运行速度，设备可能会生成大量 热量。可以在封装200上提供热解决方案(例如，集成散热器(IHS)208)，以解决该问题。如图2 所示，提供热界面材料(TIM)210，并且TIM 210用作在HBM管芯堆叠体202与IHS 208之间的 接头。类似地，提供TIM 212，并且TIM 212用作在IC结构206与IHS 208之间的接头。在某些实 施例中，IHS 208由金属形成，并且TIM 210、212可以是诸如铟(In)的焊料材料。
在传统的布置中，例如图2所示，HBM管芯堆叠体202的基础管芯214通过互连结构216耦 合到封装衬底204，互连结构216可以是DTPS互连结构。在该传统布置中，TIM 210设置在HBM 管芯堆叠体202的末端堆叠管芯218上。将认识到，由HBM管芯堆叠体202生成的大部分功率以 及因此生成的热量在基础管芯214中，如热点220所示。集中在热点220处或周围的热量必须通过 多个电阻界面扩散，然后热量才能到达包括TIM 210和IHS 208的冷却解决方案。由于这种高电阻 热路径，HBM管芯堆叠体202的性能是有限的。特别地，封装200可能没有被例如耦合到IHS 208 的风冷热沉(未示出)充分冷却。即使对于液冷封装，在封装200的管芯堆叠体202中的存储器也 只能实现2倍刷新率。
图3是根据本公开的一些实施例的封装300的示意性截面图。如图3所示，封装300包括由 封装衬底304支撑的HBM管芯堆叠体302。出于本文的解释的目的，假设HBM管芯堆叠体302在 所有相关方面都与微电子组件100(图1)相似，并且HBM管芯堆叠体302包括存储器的堆叠体的 末端管芯306和/或堆叠在基础管芯307上的计算管芯。如图所示，末端管芯306是位于基础管芯307 远端的堆叠管芯。根据本文描述的实施例的特征，HBM管芯堆叠体302被定向为使得末端管芯306 在封装衬底304与基础管芯307之间。在所示实施例中，HBM管芯堆叠体302的表面的最靠近末端 管芯306的至少一部分(其可以包括末端管芯的表面)例如使用适当的粘合剂材料附接到封装衬底 304。
次级封装衬底或“中介层”308设置在封装衬底304与IC结构310之间，并且通过互连312 (其可以包括DTPS互连)耦合到封装衬底304。IC结构310可以包括一个或多个IC管芯314，每 个IC管芯314可以包括电气设备，例如包括但不限于处理单元(XPU)、电子集成电路(EIC)和存 储器。
在各种实施例中，封装衬底308(也称为贴片衬底或中介层)可以是以下中的一个或多个：包 括导电迹线和导电过孔的有机衬底；包括导电迹线和导电过孔的玻璃衬底；包括TSV、导电迹线、 导电过孔和电介质层中的至少一种的硅衬底；和/或包括导电迹线和导电过孔的陶瓷衬底。
在所示实施例中，管芯314可以通过互连电耦合到在封装衬底308与管芯314之间的一个或 多个管芯316。为了容易区分管芯314和管芯316，在本文中将管芯314称为“顶部管芯”或者替代 地称为“次级管芯”，而在本文中将管芯316称为“嵌入式管芯”或者替代地称为“一级管芯”。管 芯316在尺寸上可以显著小于管芯314，管芯316也可以被称为“小芯片”或“拼贴芯片(tile)”。 互连可以包括实现顶部管芯314与嵌入式管芯316之间的电耦合的DTD互连以及相关联的导电迹线、 平面、过孔、再分布层(RDL)和焊盘。注意，互连的一些部件部分在图3中示出，但没有单独标 记以免使附图杂乱。在一些实施例中，在管芯314与管芯316之间的DTD互连可以包括倒装芯片互 连，倒装芯片互连使得IC结构310与使用常规引线接合技术可以实现的相比，能够实现的更小的占 用面积(footprint)和更高的管芯到封装衬底的连接密度，其中在管芯314与管芯316之间的导电触 点位于顶部管芯314和/或嵌入式管芯316的外围。
另外，通过将顶部管芯314与嵌入式管芯316共同封装，在高密度配置中使用互连，可以通 过将电信令限制到封装内距离来降低输入/输出功率，同时还降低了成本和信号丢失(以及其他优点)。 三维(3D)堆叠架构可以将数据传输的功率要求降低到例如2-3微微焦/位。高密度配置还可以实现 顶部管芯314中的电磁信号的串行化，进一步允许与嵌入式管芯316的更少数量的电互连。在一些 示例性实施例中，互连可以形成有大约10微米与36微米之间的高密度间距。在示例性实施例中， 互连可以形成有25微米的高密度间距。
在一些实施例中，嵌入式管芯316可以包括被配置为与顶部管芯314中的一个或多个电集成 以实现封装300的预期功能的IC。例如，嵌入式管芯316可以是专用IC(ASIC)，例如在光通信系 统中使用的开关电路或驱动器/接收器电路。在一些实施例中，嵌入式管芯316可以包括桥接电路， 例如，包括互连桥，该互连桥具有在半导体衬底上/中的适当的电路装置，以便以硅互连速度与小占 用面积连接，作为特定封装架构(例如，3D全方位互连(ODI)封装架构或2.5D封装架构)的一 部分。在一些实施例中，嵌入式管芯316中的一个或多个可以包括有源部件，有源部件包括一个或 多个晶体管、电压转换器、跨阻抗放大器(TIA)、时钟和数据恢复(CDR)部件、微控制器等。在 一些实施例中，嵌入式管芯316可以包括无源电路装置，该无源电路装置足以在没有任何有源部件 的情况下实现到顶部管芯314和/或封装100中的其他部件的互连、或实现顶部管芯314和/或封装 100中的其他部件之间互连。在一些实施例中，嵌入式管芯316可以在顶部管芯314的大部分区域 下延伸；在其他实施例中，嵌入式管芯316可以沿着一个或多个边缘与顶部管芯314重叠。在各种 实施例中，嵌入式管芯316和顶部管芯314可以充分重叠，以使得能够以期望的间距和互连数量来设置互连，从而使得IC结构310能够适当地起作用。
在各种实施例中，中介层可以包括任何合适的绝缘材料，例如有机材料，例如具有填充物的 聚合物。在一些实施例中，中介层可以由在顶表面和底表面上具有金属化电路装置的单个层形成； 在其他实施例中，中介层可以包括多个层，在层之间具有金属化电路装置。如图所示的3D架构可 以允许IC结构310的总体占用面积更小。
包括DTPS互连的互连和相关联的导电迹线、平面、过孔、RDL和焊盘可以提供在嵌入式管 芯316与封装衬底308之间的电耦合。嵌入式管芯316可以替代地使用用于将IC电和/或物理耦合 到封装衬底的其他方式(例如，使用管芯附接膜(DAF))耦合到封装衬底308。在各种实施例中， 封装衬底304可以包括具有金属化的单层或多层绝缘材料，金属化包括在绝缘材料内和/或表面上的 平面、迹线、过孔和无源部件(例如，电感器、电容器)。封装衬底304可以包括陶瓷(例如，氧化 铝)和/或有机材料(例如，基于环氧树脂的FR4、基于树脂的双马来酰亚胺三嗪(BT)或聚酰亚胺)， 并且可以以包括刚性和带状物(tape)的各种形式形成。封装衬底304可以提供机械基底支撑和适当 的接口，以电访问封装300中的部件。包括DTPS互连的互连及相关联的导电迹线、平面、过孔、 RDL、铜柱和焊盘可以提供在顶部管芯314与封装衬底304之间的电耦合。
应当认识到，可以在封装300中提供一级或多级的底部填充物和/或阻焊剂(例如，有机聚合 物材料，例如苯并三唑、咪唑、聚酰亚胺或环氧树脂)，并且为了避免附图的杂乱而不对其进行标记。 在各种实施例中，底部填充物的级可以包括相同或不同的绝缘材料。在一些实施例中，底部填充物 的级可以包括具有氧化硅颗粒的热固性环氧树脂；在一些实施例中，底部填充物的级可以包括可以 执行底部填充功能的任何合适的材料，底部填充功能例如支撑管芯和减少互连上的热应力。在一些 实施例中，底部填充材料的选择可以基于设计考虑，例如形状因子、尺寸、应力、操作条件等；在 其他实施例中，底部填充材料的选择可以基于材料特性和处理条件，例如固化温度、玻璃转化温度、 粘度和耐化学性等因素；在一些实施例中，底部填充材料的选择可以基于设计和处理考虑两者。在 一些实施例中，阻焊剂可以是包括可光成像聚合物的液体或干膜材料。在一些实施例中，阻焊剂可 以是不可光成像的。
再次参考图3，根据本文描述的实施例的特征，提供互连桥318用于将功率传送到HBM管芯 堆叠体302、以及将I/O信号传送到HBM管芯堆叠体302或从HBM管芯堆叠体302传送I/O信号。 桥318在所有相关方面都与以下参考图4A和图4B所示和描述的桥418相似，并且桥318经由互连 320连接到HBM管芯堆叠体302的基础管芯307。所示的HBM管芯堆叠体302的取向(即，末端 管芯306在封装衬底304与基础管芯307之间)导致HBM管芯堆叠体302的热点322位于封装300 的顶表面附近，由此提高HBM管芯堆叠体302的热性能和整体性能，并且因此提高了封装300的 热性能和整体性能。I/O信号经由封装衬底308、I/O信号互连结构324和桥318在封装衬底304与 HBM管芯堆叠体302之间传送。类似地，功率从封装衬底304经由封装衬底308、功率互连结构326 和桥318传送到HBM管芯堆叠体302。如图3所示，I/O信号互连结构324可以包括导电结构，例 如导电过孔。类似地，功率互连结构326可以包括导电结构，例如铜柱。在某些实施例中，I/O信号 互连结构324的直径小于功率互连结构326的直径。在一些实施例中，桥318可以包括硅。在其他 实施例中，桥318可以包括具有比硅更高的介电常数的材料。在另外的其他实施例中，桥318可以 包括玻璃、基于模制物的RDL、有机材料或陶瓷材料。封装衬底308的高度或厚度可以适合于将顶 部管芯314的顶部表面与桥318的顶部表面基本对准，如图3所示。在各种实施例中，互连结构320 的间距比互连结构324、326的间距更精细。
在某些实施例中，顶部管芯314和桥318可以被模制物密封，在一些实施例中，该模制物可 以延伸到顶部管芯314和桥318的远离封装衬底308的表面，而不在这些表面上重叠，由此暴露顶 部管芯314和桥318用于直接连接热沉、识别标记等。在一些实施例中，模制物覆盖顶部管芯314 和桥318的远离封装衬底308的表面。在一些实施例中，热解决方案(例如如图2所示的TIM和IHS) 可以设置在封装300之上。
图4A和图4B共同提供了根据本公开的一些实施例的封装400的示意性截面图。如图4A所 示，封装400包括由封装衬底404支撑的HBM管芯堆叠体402。为了本文的解释的目的，假设HBM 管芯堆叠体402在所有相关方面与微电子组件100(图1)相似，并且包括存储器的堆叠体的末端管 芯406和/或堆叠在基础管芯407上的计算管芯。根据本文描述的实施例的特征，HBM管芯堆叠体 402被定向为使得末端管芯406在封装衬底404与基础管芯407之间。在图4A所示的实施例中，在 封装衬底404中设置腔体408，用于接纳HBM管芯堆叠体402的至少一部分。HBM管芯堆叠体402 的表面最靠近末端管芯406的至少一部分(其可以包括末端管芯的表面)例如使用适当的粘合剂材 料附接到在封装衬底404中设置的腔体408的底部。IC结构410可以通过互连耦合到封装衬底404， 该互连可以包括DTPS互连。IC结构410可以包括一个或多个IC管芯414，每个IC管芯414可以 包括电气设备，例如包括但不限于处理单元(XPU)、EIC和存储器。
在所示实施例中，管芯414可以通过互连电耦合到在封装衬底404与管芯414之间的一个或 多个管芯416。互连可以包括实现顶部管芯414与嵌入式管芯416之间的电耦合的DTD互连以及相 关联的导电迹线、平面、过孔、再分布层(RDL)和焊盘。注意，互连的一些部件部分在图4中示 出，但没有单独标记以免使附图杂乱。在一些实施例中，在管芯414与管芯416之间的DTD互连可 以包括倒装芯片互连，倒装芯片互连使得IC结构410与使用常规引线接合技术可以实现的相比，能 够实现的更小的占用面积和更高的管芯到封装-封装衬底的连接密度。
参考图4A和图4B，根据本文描述的实施例的特征，提供互连桥418用于将功率传送到HBM 管芯堆叠体402、以及将I/O信号传送到HBM管芯堆叠体402或从HBM管芯堆叠体402传送I/O 信号。桥418经由互连420连接到HBM管芯堆叠体402的基础管芯407。所示的HBM管芯堆叠体 402的取向(即，末端管芯406在封装衬底404与基础管芯407之间)导致HBM管芯堆叠体402的 热点422位于封装400的顶表面附近，由此提高HBM管芯堆叠体402的热性能和整体性能，并且 因此提高了封装400的热性能和整体性能。I/O信号经由I/O信号互连结构424和桥418在封装衬底 404与HBM管芯堆叠体402之间传送。类似地，功率从封装衬底404经由功率互连结构426和桥 418传送到HBM管芯堆叠体402。如图4A和图4B所示，I/O信号互连结构424可以包括导电结构， 例如导电过孔。类似地，功率互连结构426可以包括导电结构，例如铜柱。在某些实施例中，I/O信 号互连结构424的直径小于功率互连结构426的直径。在一些实施例中，桥418可以包括硅。在其 他实施例中，桥418可以包括具有比硅更高的介电常数的材料。在另外的其他实施例中，桥418可 以包括玻璃、基于模制物的RDL、有机材料或陶瓷材料。腔体408的深度可以适合于将顶部管芯414 的顶部表面与桥418的顶部表面基本对准，如图4所示。在各种实施例中，互连结构420的间距比 互连结构424、426的间距更精细。
具体参考图4B，桥418可以包括用于将I/O信号互连结构424与HBM管芯堆叠体402互连 (经由互连420)的I/O通道440、以及用于将功率互连结构426与HBM管芯堆叠体402电互连(经 由互连420)的功率通道442。对于联合电子设备工程委员会(JEDEC)标准第2代或第3代HBM 管芯堆叠体，I/O通道440的信号密度为250-300IO/mm，未来几代的高带宽DRAM和可能的SRAM 设备有望处于相似或更高的布线密度级别。取决于桥418的制造能力和信号串扰、电阻和电容的折 中，I/O通道442可以占据桥418上的一级或多级。当前和近期一代HBM管芯堆叠体402的设备功 率在15-30W之间，该设备利用3-4个独立的电源轨来优化功率和性能。桥418堆叠可以由1-2个I/O 通道层和2-4个专用电源和接地层组成。在某些实施例中，I/O信号通道442的直径小于功率通道442 的直径。
在某些实施例中，顶部管芯414和桥418可以被模制物密封，在一些实施例中，该模制物可 以延伸到顶部管芯414和桥418的远离封装衬底404的表面，而不在这些表面上重叠，由此暴露顶 部管芯414和桥418用于直接连接热沉、识别标记等。在一些实施例中，模制物覆盖顶部管芯414 和桥418的远离封装衬底404的表面。在一些实施例中，热解决方案(例如如图2所示的TIM和IHS) 可以设置在封装400之上。
图5是根据本公开的一些实施例的封装500的示意性截面图。如图5所示，封装500包括由 封装衬底504支撑的HBM管芯堆叠体502。出于本文的解释的目的，假设HBM管芯堆叠体502在 所有相关方面都与微电子组件100(图1)相似，并且HBM管芯堆叠体502包括存储器的堆叠体的 末端管芯506和/或堆叠在基础管芯507上的计算管芯。根据本文描述的实施例的特征，HBM管芯 堆叠体502被定向为使得末端管芯506在封装衬底504与基础管芯507之间。在所示实施例中，HBM 管芯堆叠体502的表面的最靠近末端管芯506的至少一部分(其可以包括末端管芯的表面)例如使 用适当的粘合剂材料附接到封装衬底504。
次级封装衬底或中介层508设置在封装衬底504与IC结构510之间，并且通过互连512(其 可以包括DTPS互连)耦合到封装衬底504。IC结构510可以包括一个或多个IC管芯514，每个IC 管芯514可以包括电气设备，例如包括但不限于处理单元(XPU)、EIC和存储器。
在所示实施例中，管芯514可以通过互连电耦合到在次级封装衬底508与管芯514之间的一 个或多个管芯516。互连可以包括实现顶部管芯514与嵌入式管芯516之间的电耦合的DTD互连以 及相关联的导电迹线、平面、过孔、再分布层(RDL)和焊盘。注意，互连的一些部件部分在图5 中示出，但没有单独标记以免使附图杂乱。在一些实施例中，在管芯514与管芯516之间的DTD互 连可以包括倒装芯片互连，倒装芯片互连使得IC结构510与使用常规引线接合技术可以实现的相比， 能够实现的更小的占用面积和更高的管芯到封装-封装衬底的连接密度。
如图5所示，根据本文描述的实施例的特征，提供互连桥518用于将功率传送到HBM管芯堆 叠体502、以及将I/O信号传送到HBM管芯堆叠体502或从HBM管芯堆叠体502传送I/O信号。 桥518在所有相关方面都与桥418(图4A和图4B)相似，并且桥518经由互连520连接到HBM管 芯堆叠体502的基础管芯507。所示的HBM管芯堆叠体502的取向(即，末端堆叠管芯506在封装 衬底504与基础管芯507之间)导致HBM管芯堆叠体502的热点522位于封装500的顶表面附近， 由此提高HBM管芯堆叠体502的热性能和整体性能，并且因此提高了封装500的热性能和整体性 能。I/O信号经由封装衬底508、I/O信号互连结构524和桥518在封装衬底504与HBM管芯堆叠体 502之间传送。类似地，功率从封装衬底504经由封装衬底508、功率互连结构526和桥518传送到 HBM管芯堆叠体502。如图5所示，I/O信号互连结构524可以包括导电结构，例如导电过孔。类 似地，功率互连结构526可以包括导电结构，例如铜柱。在某些实施例中，I/O信号互连结构524 的直径小于功率互连结构526的直径。在一些实施例中，桥518可以包括硅。在其他实施例中，桥 518可以包括具有比硅更高的介电常数的材料。在另外的其他实施例中，桥518可以包括玻璃、基 于模制物的RDL、有机材料或陶瓷材料。封装衬底508的高度或厚度可以适合于升高IC结构510， 使得在IC结构510的顶表面的至少一部分上支撑桥518，并且桥518在HBM管芯堆叠体502的基 础管芯507之上延伸。在各种实施例中，互连结构520的间距比互连结构524、526的间距更精细。
在某些实施例中，顶部管芯514可以被模制物密封，在一些实施例中，该模制物可以延伸到 顶部管芯514的远离封装衬底504的表面，而不在这些表面上重叠，由此暴露顶部管芯514用于例 如直接连接桥518。在一些实施例中，模制物覆盖顶部管芯514和桥518的远离封装衬底504的表 面。在一些实施例中，热解决方案(例如如图2所示的TIM和IHS)可以设置在封装500之上。
图6是根据本公开的一些实施例的封装600的示意性截面图。如图6所示，封装600包括由 封装衬底604支撑的HBM管芯堆叠体602。出于本文的解释的目的，假设HBM管芯堆叠体602在 所有相关方面都与微电子组件100(图1)相似，并且HBM管芯堆叠体602包括存储器的堆叠体的 末端管芯606和/或堆叠在基础管芯607上的计算管芯。根据本文描述的实施例的特征，HBM管芯 堆叠体602被定向为使得末端管芯606在封装衬底604与基础管芯607之间。在图6所示的实施例 中，在封装衬底604中设置腔体608，用于接纳HBM管芯堆叠体602的至少一部分。HBM管芯堆 叠体602的表面最靠近末端管芯606的至少一部分(其可以包括末端管芯的表面)例如使用适当的 粘合剂材料附接到在封装衬底604中设置的腔体608的底部。IC结构610可以通过互连耦合到封装 衬底604，该互连可以包括DTPS互连。IC结构610可以包括一个或多个IC管芯614，每个IC管 芯614可以包括电气设备，例如包括但不限于处理单元(XPU)、EIC和存储器。
在所示实施例中，管芯614可以通过互连电耦合到在封装衬底604中设置的一个或多个管芯 616。在管芯614与管芯616之间的互连可以包括实现管芯614与管芯616之间的电耦合的DTD互 连以及相关联的导电迹线、平面、过孔、再分布层(RDL)和焊盘。注意，互连的一些部件部分在 图6中示出，但没有单独标记以免使附图杂乱。在一些实施例中，在管芯614与管芯616之间的DTD 互连可以包括倒装芯片互连，倒装芯片互连使得IC结构610与使用常规引线接合技术可以实现的相 比，能够实现的更小的占用面积和更高的管芯到封装-封装衬底的连接密度。可以提供包括DTPS互 连的附加互连用于将管芯614电耦合到封装衬底604。
参考图6，根据本文描述的实施例的特征，提供互连桥618用于将功率传送到HBM管芯堆叠 体602、以及将I/O信号传送到HBM管芯堆叠体602或从HBM管芯堆叠体602传送I/O信号。桥 618在所有相关方面都与桥418(图4A和图4B)相似，并且桥618经由互连620连接到HBM管芯 堆叠体602的基础管芯607。所示的HBM管芯堆叠体602的取向(即，末端堆叠管芯606在封装衬 底604与基础管芯607之间)导致HBM管芯堆叠体602的热点622位于封装600的顶表面附近， 由此提高HBM管芯堆叠体602的热性能和整体性能，并且因此提高了封装600的热性能和整体性 能。I/O信号经由I/O信号互连结构624和桥618在封装衬底604(具体地，嵌入式管芯616)与HBM 管芯堆叠体602之间传送。类似地，功率从封装衬底604经由功率互连结构626和桥618传送到HBM 管芯堆叠体602。如图6所示，I/O信号互连结构624可以包括导电结构，例如导电过孔。类似地， 功率互连结构626可以包括导电结构，例如铜柱。在某些实施例中，I/O信号互连结构624的直径小 于功率互连结构626的直径。在一些实施例中，桥618可以包括硅。在其他实施例中，桥618可以 包括具有比硅更高的介电常数的材料。在另外的其他实施例中，桥618可以包括玻璃、基于模制物 的RDL、有机材料或陶瓷材料。腔体608的深度可以适合于将管芯614的顶表面与桥618的顶表面 基本对准，如图6所示。在各种实施例中，互连结构620的间距比互连结构624、626的间距更精细。
在某些实施例中，管芯614和桥618可以被模制物密封，在一些实施例中，该模制物可以延 伸到管芯614和桥618的远离封装衬底604的表面，而不在这些表面上重叠，由此暴露管芯614和 桥618用于直接连接热沉、识别标记等。在一些实施例中，模制物覆盖管芯614和桥618的远离封 装衬底604的表面。在一些实施例中，热解决方案(例如如图2所示的TIM和IHS)可以设置在封 装600之上。
图7提供了根据本公开的一些实施例的封装700的示意性截面图。如图7所示，封装700包 括由封装衬底704支撑的HBM管芯堆叠体702。出于本文的解释的目的，假设HBM管芯堆叠体702 在所有相关方面都与微电子组件100(图1)相似，并且HBM管芯堆叠体702包括存储器的堆叠体 的末端管芯706和/或堆叠在基础管芯707上的计算管芯。根据本文描述的实施例的特征，HBM管 芯堆叠体702被定向为使得末端管芯706在封装衬底704与基础管芯707之间。在图7所示的实施 例中，在封装衬底704中设置腔体708，用于接纳HBM管芯堆叠体702的至少一部分。HBM管芯 堆叠体702的表面最靠近末端管芯706的至少一部分(其可以包括末端管芯的表面)例如使用适当 的粘合剂材料附接到在封装衬底704中设置的腔体708的底部。IC结构710可以通过互连耦合到封 装衬底704，该互连可以包括DTPS互连。IC结构710可以包括一个或多个IC管芯714，每个IC 管芯714可以包括电气设备，例如包括但不限于处理单元(XPU)、EIC和存储器。
在所示实施例中，管芯714可以通过互连电耦合到封装衬底704，该互连可以包括实现在管芯 714与封装衬底704之间的电耦合的DTPS互连以及相关联的导电迹线、平面、过孔、再分布层(RDL) 和焊盘。注意，互连的一些部件部分在图7中示出，但没有单独标记以免使附图杂乱。可以在管芯 714的至少一部分之上提供无源管芯。尽管未示出，但是可以在管芯714与管芯716之间提供DTD 互连，并且可以包括倒装芯片互连，倒装芯片互连使得IC结构710与使用常规引线接合技术可以实 现的相比，能够实现的更小的占用面积和更高的管芯到封装-封装衬底的连接密度。
参考图7，根据本文描述的实施例的特征，提供互连桥718用于将功率传送到HBM管芯堆叠 体702、以及将I/O信号传送到HBM管芯堆叠体702或从HBM管芯堆叠体702传送I/O信号。桥 718在所有相关方面都与桥418(图4A和图4B)相似，并且桥718经由互连720连接到HBM管芯 堆叠体702的基础管芯707。所示的HBM管芯堆叠体702的取向(即，末端堆叠管芯706在封装衬 底704与基础管芯707之间)导致HBM管芯堆叠体702的热点722位于封装700的顶表面附近， 由此提高HBM管芯堆叠体702的热性能和整体性能，并且因此提高了封装700的热性能和整体性 能。I/O信号经由I/O信号互连结构724和桥718在封装衬底704与HBM管芯堆叠体702之间传送。 类似地，功率从封装衬底704经由功率互连结构726和桥718传送到HBM管芯堆叠体702。如图7 所示，I/O信号互连结构724可以包括导电结构，例如导电过孔。类似地，功率互连结构726可以包 括导电结构，例如铜柱。在某些实施例中，I/O信号互连结构724的直径小于功率互连结构726的直 径。在一些实施例中，桥718可以包括硅。在其他实施例中，桥718可以包括具有比硅更高的介电 常数的材料。在另外的其他实施例中，桥718可以包括玻璃、基于模制物的RDL、有机材料或陶瓷 材料。腔体708的深度可以适合于将无源管芯714的顶表面与桥718的顶表面基本对准，如图7所 示。在各种实施例中，互连结构720的间距比互连结构724、726的间距更精细。
在某些实施例中，管芯714、无源管芯716以及桥718可以被模制物密封，在一些实施例中， 该模制物可以延伸到无源管芯714和桥718的远离封装衬底704的表面，而不在这些表面上重叠， 由此暴露无源管芯714和桥718用于直接连接热沉、识别标记等。在一些实施例中，模制物覆盖管 芯714和桥718的远离封装衬底704的表面。在一些实施例中，热解决方案(例如如图2所示的TIM 和IHS)可以设置在封装700之上。
本文示出的各种封装中所使用的各种导电触点可以包括可以被选择用于不同目的的多层材料。 在一些实施例中，导电触点可以由铝形成，并且可以包括在铝与相邻互连之间的金层(例如，厚度 小于1微米)，以限制触点的表面氧化并且提高与相邻触点的粘合性。用于表面饰面(finish)的替 代材料包括钯、铂、银和锡。在一些实施例中，导电触点可以由铝形成，并且可以包括阻挡金属层 (例如，镍)以及金层，或其他适当的材料，其中阻挡金属层设置在铝与金之间，并且金层设置在 阻挡金属与相邻互连之间。在这样的实施例中，金或其他表面饰面可以在组装之前保护阻挡金属表 面免受氧化，并且阻挡金属可以限制焊料从相邻互连扩散到铝中。在许多实施例中，管芯的与焊料 接触的表面可以被合适的焊料掩模材料(未示出)覆盖，该焊料掩膜材料防止焊料在焊料回流期间 熔化和桥接相邻触点。
在各种实施例中，与对应附图所示的相比，在封装中可以包括更多或更少的上述元件。在一 些实施例中，导电金属化线可以延伸进出图的平面，从而提供导电路径，以将电传送到封装100中 的各种元件和/或将电从封装中的各种元件中传送出。在封装中/上提供导电路径的导电过孔和/或线 可以使用任何合适的技术形成。这种技术的示例可以包括减材制造技术、增材或半增材制造技术、 单镶嵌制造技术、双镶嵌制造技术或任何其他合适的技术。在一些实施例中，诸如氧化物材料或氮 化物材料的绝缘体材料层可以使导电路径中的各种结构与邻近结构绝缘，和/或可以在制造期间用作 蚀刻停止层。在一些实施例中，诸如扩散阻挡层或/和粘合层的附加层可以设置在导电材料与邻近绝 缘材料之间。扩散阻挡层可以减少导电材料扩散到绝缘材料中。粘合层可以提高在导电材料与绝缘 材料之间的机械粘合性。
注意，在附图中，互连可以示出为与过孔对准，这仅用于说明目的。在各种实施例中，适当 的导电迹线可以允许诸如焊料球的一些互连远离过孔而定位，并且反之亦然。在一些实施例中，在 管芯上包括至少一个绝缘材料层和金属化的再分布层可以实现焊料球相对于过孔和其他电路装置的 任何期望放置。在一般意义上，互连结构可以布置在封装内以根据多种设计来传送电信号。在封装 的操作期间，可以通过封装的导电触点和导电路径将电信号(例如功率、输入/输出(I/O)信号，包 括用于管芯的外部和内部控制的各种控制信号)传送到管芯和/或从管芯传送电信号。
注意，附图旨在示出部件在其组件内的相对布置，并且通常，此类组件可以包括未示出的其 他部件(例如，各种界面层，或与功能性、电连接性或热缓解相关的各种其他部件)。例如，在一些 其他实施例中，如附图所示的组件可以包括更多或更少的管芯以及其他电部件。
另外，虽然组件的一些部件在附图中示为平面矩形或由矩形实体形成，但这仅仅是为了便于 说明，并且这些组件的实施例可以是弯曲的、圆形的或其他不规则形状，如由于用于制造各种部件 的制造工艺所决定的并且有时是不可避免的。
在各种实施例中，本文参考附图讨论的任何特征都可以与任何其他特征组合以形成如本文所 述的封装，例如，以形成修改后的封装。以上描述了一些这样的组合，但是在各种实施例中，进一 步的组合和修改是可能的。
示例性设备和组件
本文公开的封装部件(例如，图中所示的任何实施例或本文描述的任何其他实施例)可以包 括在任何合适的部件中。图8-10示出了可以与本文所公开的任何封装部件一起使用或包括本文所公 开的任何封装部件的封装、组件和设备的各种示例。
图8是可以包括根据本文公开的任何实施例的封装部件的示例性IC封装2200的侧视截面图。 在一些实施例中，IC封装2200可以是系统级封装(SiP)。
如图8所示，封装衬底2252可以由绝缘材料(例如，陶瓷、内建膜、其中具有填充物颗粒的 环氧树脂膜等)形成，并且可以具有在第一面2272与第二面2274之间、或第一面2272上的不同位 置之间、和/或第二面2274上的不同位置之间延伸穿过绝缘材料的导电路径。这些导电路径可以采 取例如以上参考附图讨论的包括线和/或过孔的任何互连结构的形式。
封装衬底2252可以包括穿过封装衬底2252耦合到导电路径2262的导电触点2263，从而允许 管芯2256和/或中介层2257内的电路装置电耦合到导电触点2264中的各个导电触点2264(或耦合 到封装衬底2252中所包括的其他设备，未示出)。
IC封装2200可以包括经由中介层2257的导电触点2261、第一级互连2265、以及封装衬底 2252的导电触点2263耦合到封装衬底2252的中介层2257。图8中所示的第一级互连2265是焊料 凸块，但是可以使用任何合适的第一级互连2265，例如焊料凸块、焊料柱或接合线。
IC封装2200可以包括经由管芯2256的导电触点2254、第一级互连2258、以及中介层2257 的导电触点2260耦合到中介层2257的一个或多个管芯2256。导电触点2260可以穿过中介层2257 耦合到导电路径(未示出)，从而允许管芯2256内的电路装置电耦合到导电触点2261中的各个导电 触点2261(或电耦合到中介层2257中所包括的其他设备，未示出)。图8中所示的第一级互连2258 是焊料凸块，但是可以使用任何合适的第一级互连2258，例如焊料凸块、焊料柱、或接合线。如本 文所用，“导电触点”可以指导电材料(例如，金属)的用作不同部件之间的界面的部分；导电触点 可以凹入部件的表面、与部件的表面齐平或者远离部件的表面延伸，并且可以采取任何合适的形式 (例如，导电焊盘或插座)。
在一些实施例中，底部填充材料2266可以围绕第一级互连2265设置在封装衬底2252与中介 层2257之间，并且模制物2268可以围绕管芯2256和中介层2257设置并且与封装衬底2252接触。 在一些实施例中，底部填充材料2266可以与模制物2268相同。可以用于底部填充材料2266和模制 物2268的示例性材料是环氧树脂(在合适的情况下)。第二级互连2270可以耦合到导电触点2264。 图8所示的第二级互连2270是焊料球(例如，用于球珊阵列(BGA)布置)，但是可以使用任何合 适的第二级互连2270(例如，引脚栅阵列布置中的引脚或连接盘栅阵列布置中的连接盘)。第二级 互连2270可以用于将IC封装2200耦合到另一部件，例如电路板(例如，主板)、中介层、或另一 IC封装，如本领域中已知的以及如以下参考图9所讨论的。
在IC封装2200包括多个管芯2256的实施例中，IC封装2200可以被称为多芯片封装(MCP)。 管芯2256可以包括用于执行任何期望功能的电路装置。例如，一个或多个管芯2256可以是逻辑管 芯(例如，硅基管芯)，一个或多个管芯2256可以是存储器管芯(例如，HBM)等。
尽管图8中所示的IC封装2200是倒装芯片封装，但是可以使用其他封装架构。例如，IC封 装2200可以是BGA封装，例如嵌入式晶圆级球栅阵列(eWLB)封装。在另一示例中，IC封装2200 可以是晶圆级芯片尺寸封装(WLCSP)或面板扇出(FO)封装。尽管在IC封装2200中示出了两个 管芯2256，但是IC封装2200可以包括任何期望数量的管芯2256。IC封装2200可以包括附加的无 源部件，例如设置在封装衬底2252的第一面2272或第二面2274之上、或者中介层2257的任一面 上的表面安装电阻器、电容器和电感器。更一般地，IC封装2200可以包括本领域已知的任何其他 有源或无源部件。
在一些实施例中，IC封装2200中可以不包括中介层2257；相反，管芯2256可以通过第一级 互连2265直接耦合到第一面2272处的导电触点2263。
图9是IC设备组件2300的截面侧视图，该IC设备组件可以包括具有根据本文公开的任何实 施例的一个或多个封装部件100的部件。IC设备组件2300包括设置在电路板2302(其可以是例如 主板)之上的多个部件。IC设备组件2300包括设置在电路板2302的第一面2340和电路板2302的 相对的第二面2342之上的部件；一般地，部件可以设置在面2340和2342中的一个或两个之上。特 别地，IC设备组件2300的部件中的任何合适的部件可以包括根据本文公开的任何实施例的一个或 多个封装部件100中的任何封装部件；例如，下面参考IC设备组件2300讨论的任何IC封装可以采 取上面参考图8讨论的IC封装2200的任何实施例的形式。
在一些实施例中，电路板2302可以是包括多个金属层的印刷电路板(PCB)，多个金属层通过 绝缘材料层彼此分离并且通过导电过孔互连。任何一个或多个金属层可以以期望的电路图案形成， 以在耦合到电路板2302的部件之间传送电信号(可选地与其他金属层结合)。在其他实施例中，电 路板2302可以是非PCB封装衬底。
图9示出了在一些实施例中，IC设备组件2300可以包括通过耦合部件2316耦合到电路板2302 的第一面2340的中介层上封装结构(package-on-interposer structure)2336。耦合部件2316可以将中 介层上封装结构2336电和机械耦合到电路板2302，并且可以包括焊料球(如图所示)、插座的凸出 和凹入部分、粘合剂、底部填充材料和/或任何其他合适的电和/或机械耦合结构。
中介层上封装结构2336可以包括通过耦合部件2318耦合到中介层2304的IC封装2320。耦 合部件2318可以取决于期望的功能而采取任何合适的形式，例如上面参考耦合部件2316讨论的形 式。在一些实施例中，IC封装2320可以是或包括IC封装2200，例如，如上文参考图8所描述的IC 封装2200。在一些实施例中，IC封装2320可以包括至少一个本文所述的封装部件100。封装部件 100没有在图9中具体示出，以免使附图混乱。
尽管图9中示出了单个IC封装2320，但是多个IC封装可以耦合到中介层2304；实际上，附 加的中介层可以耦合到中介层2304。中介层2304可以提供用于桥接电路板2302和IC封装2320的 中间封装衬底。一般地，中介层2304可以将连接再分布到更宽的间距或者将连接重新布线到不同的 连接。例如，中介层2304可以将IC封装2320耦合到耦合部件2316的BGA，以用于耦合到电路板 2302。
在图9所示的实施例中，IC封装2320和电路板2302附接到中介层2304的相对侧；在其他实 施例中，IC封装2320和电路板2302可以附接到中介层2304的同一侧。在一些实施例中，三个或 更多个部件可以通过中介层2304互连。
中介层2304可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材 料形成。在一些实施方式中，中介层2304可以由交替的刚性或柔性材料形成，其可以包括与上述用 于半导体衬底的材料相同的材料，例如硅、锗和其他III-V族和IV族材料。中介层2304可以包括金 属互连2308和包括但不限于TSV 2306的过孔2310。中介层2304还可以包括嵌入式设备2314，包 括无源设备和有源设备两者。这些设备可以包括但不限于电容器、去耦电容器、电阻器、电感器、 熔丝、二极管、变压器、传感器、静电放电(ESD)设备和存储器设备。诸如射频(RF)设备、功 率放大器、功率管理设备、天线、阵列、传感器和微机电系统(MEMS)设备的更复杂设备也可以 形成在中介层2304上。中介层上封装结构2336可以采用本领域已知的任何中介层上封装结构的形 式。
在一些实施例中，IC设备组件2300可以包括通过耦合部件2322耦合到电路板2302的第一面 2340的IC封装2324。耦合部件2322可以采用上文参考耦合部件2316讨论的任何实施例的形式， 并且IC封装2324可以采用上文参考IC封装2320讨论的任何实施例的形式。
在一些实施例中，IC设备组件2300可以包括通过耦合部件2328耦合到电路板2302的第二面 2342的堆叠式封装结构(package-on-package structure)2334。堆叠式封装结构2334可以包括通过 耦合部件2330耦合在一起的IC封装2326和IC封装2332，使得IC封装2326设置在电路板2302 与IC封装2332之间。耦合部件2328和2330可以采用上述耦合部件2316的任何实施例的形式，并 且IC封装2326和/或2332可以采用上述IC封装2320的任何实施例的形式。堆叠式封装结构2334 可以根据本领域已知的任何堆叠式封装结构来配置。
图10是根据本文公开的任何实施例的可以包括一个或多个封装部件的示例性计算设备2400 的框图。例如，计算设备2400的部件中的任何一个或多个可以包括IC封装2200的任何实施例(例 如，如图8所示)。在又一示例中，计算设备2400的部件中的任何一个或多个可以包括IC设备组件 2300(例如，如图9中所示)。
图10中示出了包括在计算设备2400中的多个部件，但是这些部件中的任何一个或多个可以 被省略或复制，以适合于应用。在一些实施例中，包括在计算设备2400中的一些或所有部件可以附 接到一个或多个主板。在一些实施例中，在单个SoC管芯上制造一些或所有这些部件。
另外，在各种实施例中，计算设备2400可以不包括图10中所示的一个或多个部件，但是计 算设备2400可以包括用于耦合到一个或多个部件的接口电路装置。例如，计算设备2400可以不包 括显示设备2406，但是可以包括显示设备2406可以耦合到的显示设备接口电路装置(例如，连接 器和驱动器电路装置)。在另一组示例中，计算设备2400可以不包括音频输入设备2418或音频输出 设备2408，但是可以包括音频输入设备2418或音频输出设备2408可以耦合到的音频输入或输出设 备接口电路装置(例如，连接器和支持电路装置)。
计算设备2400可以包括处理设备2402(例如，一个或多个处理设备)。如本文所使用的，术 语“处理设备”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成 可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。处理设备2402可以 包括一个或多个数字信号处理器(DSP)、ASIC、CPU、GPU、密码处理器(在硬件内执行密码算法 的专用处理器)、服务器处理器或任何其他合适的处理设备。计算设备2400可以包括存储器2404， 其本身可以包括一个或多个存储器设备，例如易失性存储器(例如，DRAM)、非易失性存储器(例 如，只读存储器(ROM))、闪存存储器、固态存储器、和/或硬盘驱动器。在一些实施例中，存储器 2404可以包括与处理设备2402共享管芯的存储器。该存储器可以用作高速缓存存储器并且可以包 括嵌入式DRAM(eDRAM)或自旋转移矩磁性随机存取存储器(STT-MRAM)。
在一些实施例中，计算设备2400可以包括通信芯片2412(例如，一个或多个通信芯片)。例 如，通信芯片2412可以被配置用于管理用于向和从计算设备2400传输数据的无线通信。术语“无 线”及其派生词可以用于描述可以通过使用经调制的电磁辐射经由非固体介质来传递数据的电路、 设备、系统、方法、技术、通信信道等。该术语并不意味着相关联的设备不包含任何导线，尽管在 一些实施例中它们可能不包含。
通信芯片2412可以实施多种无线标准或协议中的任何一种，包括但不限于电气和电子工程师 协会(IEEE)标准，包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005 修订版)、长期演进(LTE)项目以及任何修订版、更新版和/或修正版(例如，高级LTE项目、超 移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA)网络 通常被称为WiMAX网络，WiMAX网络是代表微波接入全球互操作的首字母缩写词，其是通过IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片2412可以根据全球移动通信系统 (GSM)、通用分组无线业务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、演 进HSPA(E-HSPA)或LTE网络来操作。通信芯片2412可以根据增强型数据速率GSM演进(EDGE)、 GSM EDGE无线接入网(GERAN)、通用陆地无线接入网(UTRAN)或演进型UTRAN(E-UTRAN) 来操作。通信芯片2412可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信(DECT)、 演进数据优化(EV-DO)及其派生物、以及被指定为3G、4G、5G及更高版本的任何其他无线协议 来操作。在其他实施例中，通信芯片2412可以根据其他无线协议来操作。计算设备2400可以包括 天线2422，以便于无线通信和/或接收其他无线通信(例如AM或FM无线电传输)。
在一些实施例中，通信芯片2412可以管理有线通信，例如电、光或任何其他合适的通信协议 (例如，以太网)。如上所述，通信芯片2412可以包括多个通信芯片。例如，第一通信芯片2412可 以专用于诸如Wi-Fi或蓝牙的较短距离无线通信，并且第二通信芯片2412可以专用于诸如全球定位 系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或其他的较长距离无线通信。在一 些实施例中，第一通信芯片2412可以专用于无线通信，并且第二通信芯片2412可以专用于有线通 信。
计算设备2400可以包括电池/电源电路装置2414。电池/电源电路装置2414可以包括一个或多 个能量存储设备(例如，电池或电容器)和/或用于将计算设备2400的部件耦合到与计算设备2400 分离的能量源(例如，AC线路电源)的电路装置。
计算设备2400可以包括显示设备2406(或如上所述的对应的接口电路装置)。显示设备2406 可以包括任何视觉指示器，例如，诸如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶 显示器(LCD)、发光二极管显示器或平板显示器。
计算设备2400可以包括音频输出设备2408(或如上所述的对应的接口电路装置)。音频输出 设备2408可以包括生成可听指示符的任何设备，例如扬声器、耳机或耳塞。
计算设备2400可以包括音频输入设备2418(或如上所述的对应的接口电路装置)。音频输入 设备2418可以包括生成表示声音的信号的任何设备，例如麦克风、麦克风阵列或数字乐器(例如， 具有乐器数字接口(MIDI)输出的乐器)。
计算设备2400可以包括GPS设备2416(或如上所述的对应的接口电路装置)。GPS设备2416 可以与基于卫星的系统通信，并且可以接收计算设备2400的位置，如本领域已知的。
计算设备2400可以包括其他输出设备2410(或如上所述的对应的接口电路装置)。其他输出 设备2410的示例可以包括音频编解码器、视频编解码器、打印机、用于向其他设备提供信息的有线 或无线发射机、或附加存储设备。
计算设备2400可以包括其他输入设备2420(或如上所述的对应的接口电路装置)。其他输入 设备2420的示例可以包括加速计、陀螺仪、罗盘、图像捕捉设备、键盘、光标控制设备(例如，鼠 标、指示笔、触摸板)、条形码读取器、快速响应(QR)码读取器、任何传感器、或射频识别(RFID) 读取器。
计算设备2400可以具有任何期望的形状因子，例如手持式或移动计算设备(例如，蜂窝电话、 智能电话、移动互联网设备、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超级本计 算机、个人数字助理(PDA)、超移动个人计算机等)、台式计算设备、服务器或其他联网计算部件、 打印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数字视频记录器或 可穿戴计算设备。在一些实施例中，计算设备2400可以是处理数据的任何其他电子设备。
选择示例
以下段落提供本文公开的实施例的各种示例。
示例1提供了一种微电子组件，包括：封装衬底；封装衬底上的HBM管芯堆叠体，HBM管 芯堆叠体包括第一管芯，第一管芯包括用于HBM操作的逻辑单元；以及在第一管芯与封装衬底之 间的第二管芯，第二管芯包括计算管芯和存储器管芯中的至少一种；电耦合到HBM的第一管芯的 桥；以及封装衬底上的IC组件，IC组件包括在桥与封装衬底之间、并且电耦合桥和封装衬底的中 介层；以及在中介层中的第三管芯，桥电耦合到第三管芯。
示例2提供示例1的微电子组件，其中，HBM管芯堆叠体的第一管芯的至少一部分在桥的至 少一部分与封装衬底之间。
示例3提供示例1-2中任一项的微电子组件，其中，桥通过互连结构连接到HBM管芯堆叠体 的第一管芯，互连结构包括功率互连结构和I/O信号互连结构。
示例4提供示例3的微电子组件，其中，功率互连结构包括在封装衬底与桥之间的柱，并且 I/O信号互连结构包括在封装衬底与桥之间的柱。
示例5提供示例4的微电子组件，其中，柱包括铜。
示例6提供示例4的微电子组件，其中，包括功率互连结构的柱的直径大于包括I/O信号互连 结构的柱的直径。
示例7提供示例1-2中任一项的微电子组件，其中，桥包括硅。
示例8提供示例1-2中任一项的微电子组件，其中，桥包括具有比硅更高的介电常数的材料。
示例9提供示例1-2中任一项的微电子组件，其中，桥包括玻璃。
示例10提供示例1-2中任一项的微电子组件，其中，桥包括模制物材料。
示例11提供示例1-2中任一项的微电子组件，其中，桥包括有机材料。
示例12提供示例1-2中任一项的微电子组件，其中，桥包括陶瓷材料。
示例13提供示例1-2中任一项的微电子组件，其中，第二管芯的至少一部分附接到封装衬底。
示例14提供示例13的微电子组件，其中，第二管芯的至少一部分通过包括粘合剂的材料附 接到封装衬底。
示例15提供示例1-2中任一项的微电子组件，其中，封装衬底包括腔体，并且HBM管芯堆 叠体的至少一部分在腔体内。
示例16提供示例15的微电子组件，其中，HBM管芯堆叠体的至少一部分通过包括粘合剂的 材料固定在腔体内。
示例17提供示例1-2中任一项的微电子组件，还包括在封装衬底与IC组件之间的次级封装衬 底。
示例18提供示例17的微电子组件，其中，次级封装衬底包括导电迹线和导电过孔中的至少 一种以及有机材料。
示例19提供示例17的微电子组件，其中，次级封装衬底包括导电迹线和导电路径中的至少 一种以及玻璃。
示例20提供示例17的微电子组件，其中，次级封装衬底包括TSV、导电迹线、导电过孔和 电介质层中的至少一种以及硅。
示例21提供示例20的微电子组件，其中，衬底包括有源部件。
示例22提供示例20的微电子组件，其中，衬底是无源的。
示例23提供示例17的微电子组件，其中，次级封装衬底包括导电迹线和导电过孔中的至少 一种以及陶瓷。
示例24提供示例1-2中任一项的微电子组件，其中，封装衬底是中介层。
示例25提供示例1-2中任一项的微电子组件，其中，互连结构中的至少一个包括通过焊料材 料接合到第二结构的第一结构，其中，第一结构和第二结构包括铜。
示例26提供示例1-2中任一项的微电子组件，其中，互连结构中的至少一个包括直接接合到 第二结构的第一结构，其中，第一结构和第二结构包括铜。
示例27提供示例1-2中任一项的微电子组件，其中，互连结构中的至少一个包括铜、银、镍、 钴、锡、铅和焊料材料中的至少一种。
示例28提供示例1-2中任一项的微电子组件，其中，IC组件包括第四管芯，其中，中介层在 第四管芯与封装衬底之间，该第四管芯电连接到中介层中的第三管芯。
示例29提供示例28的微电子组件，其中，第四管芯的表面与桥的表面基本共面。
示例30提供示例1-2中任一项的微电子组件，还包括IHS，其中，第一管芯在IHS与第二管 芯之间。
示例31提供示例30的微电子组件，还包括在IHS与第一管芯之间的TIM。
示例32提供了一种IC封装，包括：封装衬底；HBM管芯堆叠体，HBM管芯堆叠体包括第 一管芯，第一管芯包括用于HBM操作的逻辑单元；以及堆叠在第一管芯与封装衬底之间的多个第 二管芯，其中，第二管芯中的末端管芯附接到封装衬底的一部分；通过互连结构电连接到HBM管 芯堆叠体的第一管芯的桥，桥包括功率通道和I/O信号通道，并且其中，HBM管芯堆叠体的至少一 部分在桥的至少一部分与封装衬底之间。
示例33提供示例32的IC封装，其中，互连结构包括功率互连结构和I/O信号互连结构。
示例34提供示例33的IC封装，其中，功率互连结构的直径大于I/O信号互连结构的直径。
示例35提供示例32-34中任一项的IC封装，其中，HBM管芯堆叠体的至少一部分在设置在 封装衬底的表面中的腔体中。
示例36提供示例35的IC封装，其中，第二管芯中的末端管芯附接到腔体内的封装衬底。
示例37提供示例36的IC封装，其中，第二管芯中的末端管芯的至少一部分通过包括粘合剂 的材料附接到封装衬底。
示例38提供示例32-34中任一项的IC封装，还包括在封装衬底的第二部分之上的IC组件。
示例39提供示例38的IC封装，其中，IC组件包括：第三管芯；以及第四管芯，第四管芯电 连接到第三管芯，其中，第三管芯在封装衬底与第四管芯之间。
示例40提供示例38的IC封装，其中，IC组件的至少一部分在桥的至少一部分与封装组件之 间。
示例41提供示例38的IC封装，还包括在封装衬底与IC组件之间的次级封装衬底。
示例42提供示例41的IC封装，其中，次级封装衬底包括导电迹线和导电过孔中的至少一种 以及有机材料。
示例43提供示例41的IC封装，其中，次级封装衬底包括导电迹线和导电过孔中的至少一种 以及玻璃。
示例44提供示例41的IC封装，其中，次级封装衬底包括TSV、导电迹线、导电过孔和电介 质层中的至少一种以及硅。
示例45提供示例41的IC封装，其中，次级封装衬底包括导电迹线和导电过孔中的至少一种 以及陶瓷。
示例46提供示例32-34中任一项的IC封装，还包括IHS，其中，第一管芯在IHS与多个第二 管芯之间。
示例47提供示例46的IC封装，还包括在IHS与第一管芯之间的TIM。
示例48提供示例32-34中任一项的IC封装，其中，第二管芯中的末端管芯通过包括粘合剂的 材料附接到封装衬底的一部分。
示例49提供一种制造微电子组件的方法，该方法包括：将HBM管芯堆叠体的一部分附接到 封装衬底的表面，其中，HBM管芯堆叠体包括基础管芯和在基础管芯之上的管芯堆叠体，并且其中， HBM管芯堆叠体的附接到封装衬底的表面的部分包括HBM管芯堆叠体的表面，HBM管芯堆叠体 的表面包括管芯堆叠体的末端管芯的至少一部分；以及提供桥接结构，其中，HBM管芯堆叠体的基 础管芯的至少一部分在管芯堆叠体与桥接结构之间，其中，桥接结构通过互连结构连接到HBM管 芯堆叠体的基础管芯，互连结构包括功率互连结构和I/O信号互连结构。
示例50提供示例49的方法，还包括：在附接HBM管芯堆叠体之前，在封装衬底中提供腔体。
示例51提供示例50的方法，还包括：将HBM管芯堆叠体附接到封装衬底，使得HBM管芯 堆叠体的至少一部分在腔体内。
示例52提供示例49-51中任一项的方法，其中，封装衬底包括主要封装衬底，所述方法还包 括：在主要封装衬底的至少一部分上提供次级封装衬底。
示例53提供示例52的方法，还包括：在次级封装衬底的至少一部分与桥的至少一部分之间 提供IC组件。
示例54提供示例49-51中任一项的方法，其中，桥接结构的表面与IC组件的表面基本共面。
示例55提供示例49-51中任一项的方法，其中，IC组件的至少一部分在封装衬底与桥接结构 的至少一部分之间。
示例56提供示例49-51中任一项的方法，还包括提供IHS，其中，基础管芯在IHS与管芯堆 叠体之间。
示例57提供示例55的方法，还包括提供TIM，其中，TIM在HIS与基础管芯之间。
示例58提供示例49-51中任一项的方法，其中，管芯堆叠体包括计算管芯和存储器管芯中的 至少一种。
示例59提供了一种微电子组件，包括：衬底；在衬底之上的桥接管芯；以及在衬底与桥接管 芯之间的管芯堆叠体，其中，管芯堆叠体包括逻辑管芯和至少一个存储器管芯，并且逻辑管芯在至 少一个存储器管芯与桥接管芯之间。
示例60提供示例59的微电子组件，其中，衬底包括凹槽，并且其中，管芯堆叠体至少部分 地在凹槽中。
示例61提供示例60的微电子组件，还包括在管芯堆叠体与凹槽的至少一部分之间的粘合剂 材料。
示例62提供示例59-61中任一项的微电子组件，其中，衬底包括第一衬底，微电子组件还包 括与管芯堆叠体相邻地定位、并且在第一衬底与桥接管芯之间的第二衬底。
示例63提供示例59-61中任一项的微电子组件，还包括第一多个互连，第一多个互连将桥接 管芯导电耦合到逻辑管芯，第一多个互连具有第一间距；以及第二多个互连，第二多个互连将桥接 管芯导电耦合到衬底，第二多个互连具有第二间距；其中，第二间距大于第一间距。
示例64提供示例59-61中任一项的微电子组件，还包括与桥接管芯相邻地定位的管芯。
示例65提供示例59-61中任一项的微电子组件，其中，桥接管芯包括以下中的至少一种：硅、 具有比硅更高的介电常数的材料、玻璃、模制物、有机材料和陶瓷材料。
示例66提供示例59-61中任一项的微电子组件，其中，衬底是主要衬底，微电子组件还包括 在衬底与IC组件之间的次级衬底，次级衬底包括以下中的至少一种：导电迹线和导电过孔中的至少 一种以及有机材料；导电迹线和导电过孔中的至少一种以及玻璃；TSV、导电迹线、导电过孔和电 介质层中的至少一种以及硅；以及导电迹线和导电过孔中的至少一种以及陶瓷。
示例67提供示例59-61中任一项的微电子组件，还包括IHS，其中，逻辑管芯在HIS与至少 一个存储器管芯之间。
以上对本公开的所示实施方式的描述，包括摘要中所描述的，不是旨在是详尽无遗的或将本 公开限制为所公开的精确形式。虽然本文出于说明性目的描述了本公开的具体实施方式和示例，但 是如相关领域的技术人员将认识到的，在本公开的范围内各种等效修改是可能的。

Claims (25)

1.一种微电子组件，包括：
衬底；
在所述衬底之上的桥接管芯；以及
在所述衬底与所述桥接管芯之间的管芯堆叠体，
其中，所述管芯堆叠体包括逻辑管芯和至少一个存储器管芯，并且
其中，所述逻辑管芯在所述至少一个存储器管芯与所述桥接管芯之间。
2.根据权利要求1所述的微电子组件，其中，所述衬底包括凹槽，并且其中，所述管芯堆叠体至少部分地在所述凹槽中。
3.根据权利要求2所述的微电子组件，还包括在所述管芯堆叠体与所述凹槽的至少一部分之间的粘合剂材料。
4.根据权利要求1-3中任一项所述的微电子组件，其中，所述衬底包括第一衬底，所述微电子组件还包括与所述管芯堆叠体相邻地定位、并且在所述第一衬底与所述桥接管芯之间的第二衬底。
5.根据权利要求1-3中任一项所述的微电子组件，还包括第一多个互连，所述第一多个互连将所述桥接管芯导电耦合到所述逻辑管芯，所述第一多个互连具有第一间距。
6.根据权利要求5所述的微电子组件，还包括第二多个互连，所述第二多个互连将所述桥接管芯导电耦合到所述衬底，所述第二多个互连具有第二间距；其中，所述第二间距大于所述第一间距。
7.根据权利要求1-3中任一项所述的微电子组件，还包括与所述桥接管芯相邻地定位的管芯。
8.根据权利要求1-3中任一项所述的微电子组件，其中，所述桥接管芯包括以下中的至少一种：硅、具有比硅更高的介电常数的材料、玻璃、模制物、有机材料、以及陶瓷材料。
9.根据权利要求1-3中任一项所述的微电子组件，其中，所述衬底是主要衬底，所述微电子组件还包括在所述衬底与IC组件之间的次级衬底。
10.根据权利要求9所述的微电子组件，其中，所述次级衬底包括以下中的至少一种：
导电迹线和导电过孔中的至少一种以及有机材料，
导电迹线和导电过孔中的至少一种以及玻璃，
TSV、导电迹线、导电过孔和电介质层中的至少一种以及硅，以及
导电迹线和导电过孔中的至少一种以及陶瓷。
11.根据权利要求1-3中任一项所述的微电子组件，还包括集成散热器(IHS)，其中，所述逻辑管芯在所述IHS与所述至少一个存储器管芯之间。
12.一种集成电路(IC)封装，包括：
封装衬底；
高带宽存储器(HBM)管芯堆叠体，所述HBM管芯堆叠体包括：
第一管芯，所述第一管芯包括基础管芯；以及
多个第二管芯，所述多个第二管芯堆叠在所述第一管芯与所述封装衬底之间，其中，所述第二管芯中的末端管芯附接到所述封装衬底的一部分；以及
桥，所述桥通过互连结构电连接到所述HBM管芯堆叠体的所述第一管芯，所述桥包括功率通道和输入/输出(I/O)信号通道，并且
其中，所述HBM管芯堆叠体的至少一部分在所述桥的至少一部分与所述封装衬底之间。
13.根据权利要求12所述的IC封装，其中，所述互连结构包括功率互连结构和I/O信号互连结构，并且其中，所述功率互连结构的直径大于所述I/O信号互连结构的直径。
14.根据权利要求12-13中任一项所述的IC封装，其中，所述HBM管芯堆叠体的至少一部分在设置在所述封装衬底的表面中的腔体中，并且其中，所述第二管芯中的所述末端管芯附接到所述腔体内的所述封装衬底。
15.根据权利要求12-13中任一项所述的IC封装，还包括在所述封装衬底的第二部分之上的IC组件。
16.根据权利要求15所述的IC封装，其中，所述IC组件包括：
第三管芯；以及
第四管芯，所述第四管芯电连接到所述第三管芯，
其中，所述第三管芯在所述封装衬底与所述第四管芯之间。
17.根据权利要求16所述的IC封装，其中，所述IC组件的至少一部分在所述桥的至少一部分与所述封装组件之间。
18.根据权利要求16所述的IC封装，还包括在所述封装衬底与所述IC组件之间的次级封装衬底。
19.根据权利要求18所述的IC封装，其中，所述次级封装衬底包括以下中的至少一种：
导电迹线和导电过孔中的至少一种以及有机材料，
导电迹线和导电过孔中的至少一种以及玻璃，
TSV、导电迹线、导电过孔和电介质层中的至少一种以及硅，以及
导电迹线和导电过孔中的至少一种以及陶瓷。
20.根据权利要求12-13中任一项所述的IC封装，还包括集成散热器(IHS)。
21.根据权利要求20所述的IC封装，其中，所述第一管芯在所述IHS与所述多个第二管芯之间。
22.根据权利要求12-13中任一项所述的IC封装，其中，所述第二管芯中的所述末端管芯通过包括粘合剂的材料附接到所述封装衬底的所述部分。
23.一种制造微电子组件的方法，所述方法包括：
将高带宽存储器(HBM)管芯堆叠体的一部分附接到封装衬底的表面，其中，所述HBM管芯堆叠体包括基础管芯和末端管芯，并且其中，所述HBM管芯堆叠体的附接到所述封装衬底的所述表面的所述部分包括所述HBM管芯堆叠体的表面，所述HBM管芯堆叠体的所述表面包括所述末端管芯的至少一部分；以及
在所述HBM管芯堆叠体的所述基础管芯的至少一部分之上提供桥接结构，所述桥接结构通过互连结构连接到所述HBM管芯堆叠体的所述基础管芯，所述互连结构包括功率互连结构和输入/输出(I/O)信号互连结构。
24.根据权利要求23所述的方法，还包括：
在附接所述HBM管芯堆叠体之前，在所述封装衬底中提供腔体；以及
将所述HBM管芯堆叠体附接到所述封装衬底，使得所述HBM管芯堆叠体的至少一部分在所述腔体内。
25.根据权利要求23-24中任一项所述的方法，其中，所述封装衬底包括主要封装衬底，所述方法还包括：
在所述主要封装衬底的至少一部分上提供次级封装衬底；以及
在所述次级封装衬底的至少一部分与所述桥的至少一部分之间提供集成电路(IC)组件。
CN202210973801.0A 2021-09-15 2022-08-15 具有倒置芯片堆叠体的集成电路封装 Pending CN115831955A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/475,726 US20230081139A1 (en) 2021-09-15 2021-09-15 Integrated circuit package with flipped high bandwidth memory device
US17/475,726 2021-09-15

Publications (1)

Publication Number Publication Date
CN115831955A true CN115831955A (zh) 2023-03-21

Family

ID=82850077

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210973801.0A Pending CN115831955A (zh) 2021-09-15 2022-08-15 具有倒置芯片堆叠体的集成电路封装

Country Status (3)

Country Link
US (1) US20230081139A1 (zh)
EP (1) EP4152390A1 (zh)
CN (1) CN115831955A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117457619A (zh) * 2023-12-26 2024-01-26 北京奎芯集成电路设计有限公司 一种基于高带宽互联技术的半导体器件

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220150137A (ko) * 2021-05-03 2022-11-10 삼성전자주식회사 반도체 패키지
US20230207546A1 (en) * 2021-12-28 2023-06-29 Advanced Micro Devices, Inc. Stacking power delivery device dies

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200111720A1 (en) * 2018-10-05 2020-04-09 Intel Corporation Dual side die packaging for enhanced heat dissipation
US20210118756A1 (en) * 2019-10-21 2021-04-22 Intel Corporation Hybrid interposer of glass and silicon to reduce thermal crosstalk

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117457619A (zh) * 2023-12-26 2024-01-26 北京奎芯集成电路设计有限公司 一种基于高带宽互联技术的半导体器件
CN117457619B (zh) * 2023-12-26 2024-04-05 北京奎芯集成电路设计有限公司 一种基于高带宽互联技术的半导体器件

Also Published As

Publication number Publication date
US20230081139A1 (en) 2023-03-16
EP4152390A1 (en) 2023-03-22

Similar Documents

Publication Publication Date Title
EP4152390A1 (en) Integrated circuit package with flipped high bandwidth memory device
NL2031953B1 (en) Quasi-monolithic hierarchical integration architecture
CN115831906A (zh) 用于异构封装架构的具有腔体结构的玻璃芯
CN117561599A (zh) 具有背侧管芯到封装互连的微电子组件
US20230282615A1 (en) Stacked die packaging architecture with conductive vias on interposer
EP4152366A2 (en) Microelectronic assemblies including solder and non-solder interconnects
US20220399277A1 (en) Selective routing through intra-connect bridge dies
CN116344502A (zh) 具有图案化的贯穿电介质过孔和再分布层的封装架构
US20230074181A1 (en) Low cost embedded integrated circuit dies
US20230076148A1 (en) Silicon nitride liner for promotion of mold adhesion in integrated circuits
US20230085196A1 (en) Organic passivation for fine pitch architectures
EP4203028A2 (en) Packaging architecture for modular die interoperability
US20230369289A1 (en) Die stacking package architecture for high-speed input/output with through-dielectric vias
US20230087367A1 (en) Microelectronic assemblies with through die attach film connections
US20230197543A1 (en) Microelectronic assemblies with adaptive multi-layer encapsulation materials
US20230420410A1 (en) Package architecture with vertically stacked bridge dies having planarized edges
US20230299043A1 (en) Packaging architecture with thermally conductive integrated circuit bridge
US20230420411A1 (en) Package architecture of three-dimensional interconnect cube with integrated circuit dies having planarized edges
US20240063120A1 (en) Package architecture for quasi-monolithic chip with backside power
EP4220712A2 (en) Forwarded supply voltage for dynamic voltage and frequency scaling with stacked chip packaging architecture
US20230420409A1 (en) Package architecture with vertical stacking of integrated circuit dies having planarized edges
US20240063178A1 (en) Quasi-monolithic die architectures
US20230197676A1 (en) Quasi-monolithic integrated packaging architecture with mid-die serializer/deserializer
US20240079339A1 (en) Package substrate with embedded bridge dies
US20230420436A1 (en) Package architecture with vertical stacking of integrated circuit dies having planarized edges and multi-side routing

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication