CN116344502A - 具有图案化的贯穿电介质过孔和再分布层的封装架构 - Google Patents

Abstract

本文提供了一种具有图案化的贯穿电介质过孔和再分布层的封装架构。提供了一种微电子组件，该微电子组件包括：位于第一层中的第一多个集成电路(IC)管芯；位于第二层中的第二多个IC管芯；以及位于第三层中的第三多个IC管芯，其中：第二层位于第一层和第三层之间，位于两个相邻层之间的界面包括在互连中的相邻互连之间具有小于10微米的间距的互连，并且第一层、第二层和第三层中的每个包括电介质材料，并且还包括在电介质材料中的导电迹线。

Description

具有图案化的贯穿电介质过孔和再分布层的封装架构

技术领域

本公开涉及针对在半导体集成电路(IC)封装中具有图案化的贯穿电介质过孔(TDV)和再 分布层(RDL)的封装架构的技术、方法和设备。

背景技术

通常制作在半导体材料(例如硅)的晶片上的电子电路被称为IC。具有这样的IC的晶片典型 地被切割成众多的单个管芯。管芯可以被封装到含有一个或多个管芯以及其它电子部件(例如电阻 器、电容器和电感器)的IC封装中。IC封装可以被集成到电子系统(例如消费者电子系统)或服 务器(例如大型机)上。

附图说明

通过以下结合附图的详细描述，将容易理解实施例。为了便于描述，类似的附图标记指代类 似的结构元件。在附图的各图中以示例的方式而非以限制的方式示出实施例。

图1A是根据本公开的一些实施例的示例性微电子组件的简化的横截面图。

图1B是在图1A的示例性微电子组件内的平面的简化的顶视图。

图1C是根据本公开的一些实施例的在图1A的示例性微电子组件中的示例性混合接合的简化 的横截面图。

图2是根据本公开的一些实施例的另一示例性微电子组件的简化的横截面图。

图3是根据本公开的一些实施例的又一示例性微电子组件的简化的横截面图。

图4是根据本公开的一些实施例的又一示例性微电子组件的简化的横截面图。

图5A-图5G是根据本公开的一些实施例的示例性微电子组件的制造的各个阶段的简化的横截 面图。

图6A-图6G是根据本公开的一些实施例的示例性微电子组件的制造的各个阶段的简化的横截 面图。

图7是根据本公开的一些实施例的制作微电子组件的示例性方法的简化的流程图。

图8是根据本公开的一些实施例的制作微电子组件的另一示例性方法的简化的流程图。

图9是根据本文公开的任何实施例的包括一个或多个微电子组件的装置封装的横截面图。

图10是根据本文公开的任何实施例的包括一个或多个微电子组件的装置组件的横截面侧视图。

图11是根据本文公开的任何实施例的包括一个或多个微电子组件的示例性计算装置的框图。

具体实施方式

概述

为了说明本文所描述的IC封装的目的，重要的是理解在IC的组装和封装期间可能发挥作用 的现象。以下基本信息可以被视为可以正确解释本公开的基础。这样的信息仅是为了解释的目的而 给出的，并且因此不应以任何方式解释为限制本公开及其潜在应用的广泛范围。

半导体处理和逻辑设计的进步已允许增加在处理器和其它IC装置中可以包括的逻辑电路的数 量。因此，许多处理器现在具有被单片地集成在单一管芯上的多个核心。一般而言，这些类型的单 片IC也被描述为平面的，因为它们采取平坦表面的形式并且典型地被构建在由单晶硅晶锭制成的单 一硅晶片上。用于这样的单片IC的典型的制造工艺被称为平面工艺，其允许在晶片的表面上发生光 刻、蚀刻、热扩散、氧化和其它这样的工艺，使得有源电路元件(例如，晶体管和二极管)形成在 硅晶片的平坦表面上。

当前技术允许在单一管芯上形成成百上千个这样的有源电路元件，使得可以在其上能够有众 多的逻辑电路。在这样的单片管芯中，必须对所有电路同等地进行制造工艺优化，导致在不同电路 之间的折衷。此外，由于必须将电路放置在平坦表面上的限制，一些电路与其它一些电路相距较远， 导致性能下降(例如更长的延迟)。制造产量也可能被严重影响，因为即使一个电路有故障，也可 能必须丢弃整个管芯。

克服单片管芯的这样的负面影响的一种解决方案是将电路分解为通过互连桥电耦合的较小的 IC管芯(例如小芯片、片(tile))。较小的管芯是互连的管芯的组件的部分，所述互连的管芯在应 用和/或功能性方面一起形成完整的IC，例如存储器芯片、微处理器、微控制器、商品IC(例如， 用于重复处理例程、简单任务、专用IC等的芯片)和片上系统(SOC)。换句话说，单个的管芯连 接在一起以建立单片IC的功能性。通过使用单独的管芯，可以针对特定功能性来最优地设计和制造 每个单个的管芯。例如，含有逻辑电路的处理器核心可能以性能为目标，并且因此可能要求非常速 度优化的布图。与被构建为符合某些USB标准而不是为了处理速度的通用串行总线(USB)控制器 相比，这具有不同的制造要求。因此，通过将整体设计的不同部分分隔成不同的管芯，对每个管芯 在设计和制造方面进行了优化，可以改进组合管芯解决方案的总产量和成本。

可以通过许多不同的方式实现这些管芯之间的连接性。例如，在2.5D封装解决方案中，硅内 插器和贯穿基板过孔(TSV)(在基板为硅的情况下也称为贯穿硅过孔)以最小的占用面积在硅互 连速度上连接管芯。在被称为嵌入式多管芯互连桥(EMIB)的另一个示例中，嵌入在两个互连管芯 的边缘之下的硅桥促进它们之间的电耦合。在三维(3D)架构中，管芯堆叠于彼此上方，得到了更 小的总占用面积。典型地，在这样的3D架构中的电连接性和机械耦合是使用TSV和高间距的基于 焊料的凸块(例如，C2互连)实现的。也可以使用全方向互连(ODI)将EMIB和3D堆叠架构组 合，其中，EMIB芯片嵌入在有机模制化合物中，这允许顶部封装的芯片使用EMIB与其它芯片水 平地通信，并且使用典型地比TSV大的贯穿模制物过孔(TMV)与其它芯片垂直地通信。然而，这 些当前的互连技术为了连接性而使用焊料或其等同物，结果是低垂直和水平互连密度。

减轻低垂直互连密度的一种方式是使用内插器，其改进了垂直互连密度，但是如果内插器的 基础晶片是无源的，则该方式会遭受低横向互连密度。在一般意义上，“内插器”通常用于指代将两 个管芯互连的硅基片。通过在内插器中包括有源电路系统，横向速度可以得到改进，但是它要求更 昂贵的制造工艺，特别是在使用大的基础管芯来将较小的管芯互连的时候。另外，并非所有的接口 都要求精细间距连接，其可能会导致额外的制造和处理开销，而没有获得精细间距的好处。因此， 用于复杂的和定制的服务器构造的典型的模块化服务器架构继续使用大的单片管芯以避免分解的开 销。

在这方面，使用递归地耦合的多个管芯来形成微电子组件的准单片分级集成架构有助于减轻 上述若干缺点。多个管芯可以包括有源管芯和/或无源管芯，并且多个管芯中的至少一部分使用具有 10微米以下间距的管芯到管芯(DTD)互连(也称为“混合接合部”、“混合互连”或“直接接合互 连”)进行耦合。换句话说，在相邻的高密度互连之间的中心到中心间隔小于或等于10微米。在这 样的准单片结构中，IC管芯被堆叠成多层，在层之间和IC管芯周围具有无机电介质材料。通过电 介质材料的电耦合是通过作为直通结构的TDV实施的，即它们在层之间提供电通路，而无需任何中 间电路系统。然而，因为电介质材料典型地至少与嵌入其中的IC管芯一样厚，所以电介质材料中的 大部分体积保留未用于电目的，例如嵌入式无源器件或电源平面等。

本公开的实施例提供了一种微电子组件，包括：位于第一层中的第一多个IC管芯；位于在第 一层和第三层之间的第二层中的第二多个IC管芯；以及位于第三层中的第三多个IC管芯。在任何 两个相邻层之间的界面通过具有硅级互连密度的互连耦合。此外，第一层、第二层和第三层包括电 介质材料，在电介质材料中具有导电迹线。

如本文所使用的，术语“硅级”互连密度包括大于每平方毫米10000个连接的互连密度。该 术语是指一般在IC管芯内(例如，在位于有源区上方的IC管芯的金属化堆叠体中)发现的迹线间 距和/或过孔密度，而不是更旧的封装技术(例如，基于焊料的C4或更大的互连)的IC管芯之间的 互连密度。具有硅级互连密度的互连可以具有范围介于0.5微米和10微米之间的间距(即，在一个 实施例中，互连可以具有0.5微米的间距；在另一个实施例中，互连可以具有2微米的间距；等等)。 在这方面，一些DTD互连(例如混合接合部)具有硅级互连密度。

本公开的实施例还提供了一种IC封装，包括：位于第一层中的第一IC管芯；位于第二层中 的第二IC管芯；导电迹线；以及耦合到第一层的封装基板。在第一层和第二层之间的界面通过具有 硅级互连密度的互连进行耦合。第一层和第二层包括电介质材料，在电介质材料中具有TDV和导电 迹线。

本公开的实施例还提供一种方法，包括：将一层的IC管芯附接到载体基板；在IC管芯周围 沉积电介质材料；在电介质材料中形成导电迹线和TDV以完成该层；在该层之上附接另一层的另一 IC管芯，包括将该层和另一层与具有硅级互连密度的互连耦合；以及重复沉积电介质材料并且形成 导电迹线以生成多层的微电子组件，该多层的微电子组件在围绕一个或多个IC管芯的至少一层的电 介质材料中具有导电迹线和TDV。

本公开的结构、组件、封装、方法、装置和系统中的每者可以具有若干创新方面，其中没有 单一一个方面独自负责本文公开的所有期望的属性。在以下描述和附图中阐述本说明书中描述的主 题的一个或多个实施方式的细节。

在以下详细描述中，可以使用本领域技术人员通常采用的术语来描述说明性的实施方式的各 个方面，以将他们的工作的实质传达给本领域的其他技术人员。

术语“电路”和“电路系统”是指一个或多个无源和/或有源的电和/或电子部件，其被布置为 彼此协作以提供所期望的功能。术语还指模拟电路系统、数字电路系统、硬连线电路系统、可编程 电路系统、微控制器电路系统和/或任何其它类型的物理硬件电和/或电子部件。

术语“集成电路”是指集成到单片半导体或类似材料中的电路。

在一些实施例中，本文公开的IC管芯可以包括基本上单晶的半导体，例如硅或锗，作为在其 上采用传统半导体处理方法制作集成电路的基础材料。例如，半导体基础材料可以包括N型或P型 材料。例如，管芯可以包括使用块状硅(或其它块状半导体材料)或绝缘体上半导体(SOI，例如， 绝缘体上硅)结构形成的晶体基础材料。在一些其它实施例中，一个或多个IC管芯的基础材料可以 包括替代性材料，所述替代性材料可以与硅组合或不与硅组合，其包括但不限于：锗、锑化铟、碲 化铅、砷化铟、磷化铟、砷化镓、砷化铟镓、锑化镓，或者III-N族、III-V族、II-VI族或IV族材 料的其它组合。在其它实施例中，基础材料可以包括化合物半导体，例如，具有来自元素周期表的 III族(例如，Al、Ga、In)的至少一种元素的第一亚晶格和元素周期表的V族(例如，P、As、Sb) 的至少一种元素的第二亚晶格。在其它实施例中，基础材料可以包括没有故意掺杂有任何电活性杂 质的本征IV或III-V半导体材料或合金；在替代性的实施例中，可能存在标称的杂质掺杂剂水平。 在其它实施例中，管芯可以包括例如聚合物的非晶体材料；例如，基础材料可以包括填充二氧化硅 的环氧树脂。在其它实施例中，基础材料可以包括高迁移率氧化物半导体材料，例如氧化锡、氧化 锑、氧化铟、氧化铟锡、氧化钛、氧化锌、氧化铟锌、氧化铟镓锌(IGZO)、氧化镓、氮氧化钛、 氧化钌或氧化钨。通常，基础材料可以包括下列项中的一种或多种：氧化锡、氧化钴、氧化铜、氧 化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧 化镍、氧化铌、过氧化铜、IGZO、碲化铟、辉钼矿、二硒化钼、二硒化钨、二硫化钨、N型或P型 非晶硅或多晶硅、锗、砷化铟镓、硅锗、氮化镓、氮化铝镓、磷化铟和黑鳞，其中的每个可以掺杂有镓、铟、铝、氟、硼、磷、砷、氮、钽、钨和镁等中的一种或多种。虽然这里描述了用于管芯的材料的几个示例，但是可以充当在其上可以构建本文所描述的IC电路和结构的基底(例如，基础材 料)的任何材料或结构落入本公开的精神和范围内。

除非另有描述，否则本文所描述的IC管芯包括实施(即，被配置为执行)某种功能性的一个 或多个IC结构(或者简称“IC”)。在一个这样的示例中，术语“存储器管芯”可以用于描述包括实 施存储器电路系统的一个或多个IC(例如，实施存储器装置、存储器阵列、被配置为控制存储器装 置和阵列的控制逻辑单元等中的一个或多个的IC)的管芯。在另一个这样的示例中，术语“计算管 芯”可以用于描述包括实施逻辑单元/计算电路系统的一个或多个IC(例如，实施I/O功能、算术运 算、数据的流水线操作等中的一个或多个的IC)的管芯。

在另一个示例中，术语“封装”和“IC封装”是同义的；术语“管芯”和“IC管芯”也是同 义的。注意，术语“芯片”、“管芯”和“IC管芯”在本文中可以互换使用。

除非另有说明，否则术语“绝缘”表示“电绝缘”，术语“传导”表示“电传导”。参考光信 号和/或对光信号进行操作或使用光信号操作的装置、部件和元件，术语“传导”也可以表示“光传 导”。

术语“氧化物”、“碳化物”、“氮化物”等是指分别含有氧、碳、氮等的化合物。

术语“高k电介质”是指具有比氧化硅高的介电常数的材料，而术语“低k电介质”是指具 有比氧化硅低的介电常数的材料。

术语“绝缘材料”或“绝缘体”(在本文中也被称为“电介质材料”或“电介质”)是指基本 上不进行电传导的固体材料(和/或在如本文所描述的处理后固化的液体材料)。作为示例而非限制， 它们可以包括有机聚合物和塑料，以及无机材料(例如离子晶体、瓷、玻璃、硅、氧化硅、碳化硅、 氮碳化硅、氮化硅和氧化铝或它们的组合)。它们可以包括电介质材料、高极化率材料和/或压电材 料。它们可以是透明的或不透明的，而不脱离本公开的范围。绝缘材料的其它示例是在封装应用中 使用的底部填充物和模制物或类似模制物的材料，包括例如用在有机内插器、封装支撑件和其它这 样的部件中的材料。

在各个实施例中，与IC相关联的元件可以包括例如晶体管、二极管、电源、电阻器、电容器、 电感器、传感器、收发器、接收器、天线等。在各个实施例中，与IC相关联的元件可以包括单片地 集成在IC内、安装在IC上或连接到IC上的那些元件。本文所描述的IC可以是模拟的或数字的， 并且可以用在多个应用(例如微处理器、光电器件、逻辑单元块、音频放大器等)中，这取决于与 IC相关联的部件。本文所描述的IC可以用于单一IC管芯中或者用作芯片组的部分，以用于在计算 机中执行一个或多个相关功能。

在本公开的各个实施例中，本文所描述的晶体管可以是场效应晶体管(FET)，例如金属氧化 物半导体场效应晶体管(MOSFET)。通常，FET是一种三端子装置，其包括源极、漏极和栅极端子， 并使用电场来控制流过装置的电流。FET典型地包括沟道材料、提供在沟道材料中和/或在沟道材料 之上的源极区和漏极区、以及提供在沟道材料的位于源极区和漏极区之间的一部分(“沟道部分”) 之上的栅极堆叠体(其包括栅极电极材料，被替代地称为“功函数”材料)，并且可选地，还包括位 于栅极电极材料和沟道材料之间的栅极电介质材料。

在一般意义上，“互连”是指在两个其它元件之间提供物理连接的任何元件。例如，电互连提 供两个电部件之间的电连接性，促进它们之间的电信号的通信；光互连提供两个光部件之间的光连 接性，促进它们之间的光信号的通信。如本文所使用的，电互连和光互连两者包括在术语“互连” 中。在本文中将参考与其相关联的信号介质来理解正被描述的互连的本质。因此，当参考电子装置 (例如使用电信号操作的IC)使用时，术语“互连”描述了由导电材料形成的任何元件，其用于向 与IC相关联的一个或多个元件提供电连接性和/或在各个这样的元件之间提供电连接性。在这种情 况下，术语“互连”可以指导电迹线(有时也称为“线”、“导线”、“金属线”或“沟槽”)和导电过 孔(有时也称为“过孔”或“金属过孔”)两者。有时，导电迹线和过孔可以分别称为“导电迹线” 和“导电过孔”，以强调这些元件包括导电材料(例如金属)的事实。类似的，当参考也对光信号进 行操作的装置(例如光子IC(PIC))使用时，“互连”也可以描述由光传导的材料形成的任何元件， 其用于向与PIC相关联的一个或多个元件提供光连接性。在这种情况下，术语“互连”可以指光波 导(例如，引导和限定光波的结构)，其包括光纤、光分束器、光组合器、光耦合器和光过孔。

术语“导电迹线”可以用于描述被绝缘材料隔离的导电元件。在IC管芯内，这样的绝缘材料 包括在IC管芯内提供的层间低k电介质。在封装基板和印刷电路板(PCB)内，这样的绝缘材料包 括有机材料，例如味之素堆积膜(Ajinomoto Buildup Film，ABF)、聚酰亚胺或环氧树脂。这样的导 电线典型地布置在金属化堆叠体的若干层级或若干层中。

术语“导电过孔”可以用于描述将金属化堆叠体的不同层级的两条或更多条导电线互连的导 电元件。为此，可以提供过孔，该过孔基本上垂直于IC管芯/芯片的平面或者在其之上提供IC结构 的支撑结构的平面，并且可以将相邻的层级中的两条导电线或者非相邻的层级中的两条导电线互连。

术语“金属化堆叠体”可以用于指代用于提供到IC管芯/芯片和/或封装基板的不同电路部件 的连接性的一个或多个互连的堆叠体。

如本文所使用的，术语互连的“间距”是指在相邻互连之间的中心到中心距离。

在彼此耦合的管芯的堆叠体的上下文中，或在耦合到封装基板的管芯的上下文中，术语“互 连”也可以分别指代DTD互连和管芯到封装基板(DTPS)互连。

尽管为了不使附图混乱而在本说明的所有内容中没有具体示出，当描述DTD或DTPS互连时， 第一管芯的表面可以包括第一组导电接触部，并且第二管芯的表面或封装基板可以包括第二组导电 接触部。然后第一组的一个或多个导电接触部可以通过DTD或DTPS互连而电和机械耦合到第二组 的导电接触部中的一些导电接触部。

在一些实施例中，DTD互连的间距可以不同于DTPS互连的间距，但是在其它实施例中，这 些间距可以基本上相同。

本文公开的DTPS互连可以采用任何适当的形式。在一些实施例中，一组DTPS互连可以包括 焊料(例如，经受热回流以形成DTPS互连的焊料凸块或焊料球)。包括焊料的DTPS互连可以包括 任何适当的焊料材料，例如铅/锡、锡/铋、共晶锡/银、三元锡/银/铜、共晶锡/铜、锡/镍/铜、锡/铋/ 铜、锡/铟/铜、锡/锌/铟/铋或其它合金。在一些实施例中，一组DTPS互连可以包括各向异性导电材 料，例如各向异性导电膜或各向异性导电膏。各向异性导电材料可以包括分散在非导电材料中的导 电材料。在一些实施例中，各向异性导电材料可以包括嵌入在黏结剂或热固性粘合剂膜(例如，热 固性联苯型环氧树脂，或者丙烯酸基材料)中的微观导电颗粒。在一些实施例中，导电颗粒可以包 括聚合物和/或一种或多种金属(例如，镍或金)。例如，导电颗粒可以包括覆镍的金或覆银的铜， 其继而被覆有聚合物。在另一个示例中，导电颗粒可以包括镍。当各向异性导电材料未压缩时，可 能没有从材料的一侧到另一侧的导电通路。然而，当各向异性导电材料被充分压缩时(例如，通过 在各向异性导电材料的任一侧上的导电接触部)，在压缩的区的附近的导电材料可以彼此接触，以便 在压缩的区中形成从膜的一侧到另一侧的导电通路。

本文公开的DTD互连可以采用任何适当的形式。在一些实施例中，如本文所描述的在微电子 组件或IC封装中的DTD互连中的一些或全部可以是金属到金属互连(例如，铜到铜互连，或镀覆 的互连)。在这样的实施例中，在DTD互连的任一侧上的导电接触部可以接合在一起(例如，在升 高的压力和/或温度下)，而不使用居间焊料或各向异性导电材料。在一些金属到金属互连中，电介 质材料(例如，氧化硅、氮化硅、碳化硅)可能存在于接合在一起的金属之间(例如，在提供相关 联的导电接触部的铜焊盘或柱之间)。在一些实施例中，DTD互连的一侧可以包括金属柱(例如， 铜柱)，并且DTD互连的另一侧可以包括凹入电介质中的金属接触部(例如，铜接触部)。在一些实 施例中，金属到金属互连(例如，铜到铜互连)可以包括贵金属(例如，金)或者其氧化物可导电 的金属(例如，银)。在一些实施例中，金属到金属互连可以包括可以具有降低的熔点的金属纳米结 构(例如，纳米棒)。与其它类型的互连相比，金属到金属互连可能能够可靠地传导更高的电流；例 如，当电流流动时，一些焊料互连可能形成易碎的金属间化合物，并且通过这样的互连提供的最大 电流可能受约束以减轻机械故障。

在一些实施例中，在一组DTD互连的任一侧上的管芯可以是未封装的管芯。

在一些实施例中，DTD互连可以包括焊料。例如，DTD互连可以包括通过焊料附接到相应的 导电接触部的导电凸块或柱(例如，铜凸块或柱)。在一些实施例中，可以在金属到金属互连中使用 薄的焊料帽以适应平面性，并且该焊料可以在处理期间变成金属间化合物。在一些实施例中，与包 括在DTPS互连中的一些或所有DTPS互连中的焊料相比，在DTD互连中的一些或所有DTD互连 中使用的焊料可以具有更高的熔点。例如，当IC封装中的DTD互连在DTPS互连形成之前形成时， 基于焊料的DTD互连可以使用较高温度的焊料(例如，具有超过200摄氏度的熔点)，而DTPS互 连可以使用较低温度的焊料(例如，具有低于200摄氏度的熔点)。在一些实施例中，较高温度的焊 料可以包括：锡；锡和金；或锡、银和铜(例如，96.5％的锡、3％的银和0.5％的铜)。在一些实施 例中，较低温度的焊料可以包括：锡和铋(例如，共晶锡铋)、锡、银、铋、铟、铟和锡，或者是镓。

在一些实施例中，一组DTD互连可以包括各向异性导电材料，例如上文讨论的用于DTPS互 连的任何材料。在一些实施例中，DTD互连可以用作数据传输通道，而DTPS互连可以用于电源线 和接地线以及除此之外的其他线等。

在如本文所描述的微电子组件或IC封装中，DTD互连中的一些或所有DTD互连可以具有比 DTPS互连更精细的间距。在一些实施例中，本文公开的DTPS互连可以具有大约80微米和300微 米之间的间距，而取决于DTD互连的类型，本文公开的DTD互连可以具有大约0.5微米和100微 米之间的间距。通过一些DTD互连的密度提供了硅级互连密度的示例。在一些实施例中，DTD互 连可能具有太精细的间距而不能直接耦合到封装基板(例如，太精细而不能充当DTPS互连)。由于 在一组DTD互连的任一侧上的不同的管芯中的材料的相似性与在一组DTPS互连的任一侧上的管芯 和封装基板之间的材料的相似性相比更大，因此DTD互连可以具有比DTPS互连小的间距。特别地， 管芯和封装基板的材料成分的差异可能由于在操作期间生成的热量(以及在各个制造操作期间施加 的热量)而导致管芯和封装基板的有差别的膨胀和收缩。为了减轻由该有差别的膨胀和收缩引起的 损坏(例如，开裂、焊料桥接等)，如本文所描述的任何微电子组件或IC封装中的DTPS互连可以 形成为比DTD互连分隔得更大和更远，其可能由于在DTD互连的任一侧上的管芯对的更大的材料 相似性而承受更小的热应力。

将认识到的是，可以在本文所描述的IC封装中提供一个或多个层级的底部填充物(例如，诸 如苯并三唑、咪唑、聚酰亚胺或环氧树脂的有机聚合物材料)，并且为避免附图混乱可以不对其进行 标注。在各个实施例中，底部填充物的层级可以包括相同或不同的绝缘材料。在一些实施例中，底 部填充物的层级可以包括具有氧化硅颗粒的热固性环氧树脂；在一些实施例中，底部填充物的层级 可以包括能够执行底部填充功能(例如支撑管芯和减少互连上的热应力)的任何适当的材料。在一 些实施例中，底部填充物材料的选择可以基于设计考量，例如形状因子、尺寸、应力、操作条件等； 在其它实施例中，底部填充物材料的选择可以基于材料性质和处理条件，例如固化温度、玻璃转化 温度、粘度和耐化学性，以及其他因素；在一些实施例中，底部填充物材料的选择可以基于设计和 处理考量两者。

在一些实施例中，阻焊剂(例如，环氧树脂液体、液体可光成像聚合物、干膜可光成像聚合 物、丙烯酸树脂、溶剂)的一个或多个层级可以提供在本文所描述的IC封装中，并且为避免附图混 乱可以不被标注或示出。阻焊剂可以是包括可光成像聚合物的液体或干膜材料。在一些实施例中， 阻焊剂可以是不可光成像的。

基于如本文所描述或者如本领域中已知的特定值的上下文，术语“基本上”、“接近”、“大致”、 “靠近”和“大约”一般是指在目标值的+/-20％以内(例如，在目标值的+/-5％或10％内)。

基于如本文所描述或者如本领域中已知的特定值的上下文，指示各个元件的取向的术语，例 如，“共面”、“垂直”、“正交”、“平行”或元件之间的任何其它角度，一般是指在目标值的+/-5％-20％ 内。

术语“连接”表示被连接的事物之间的直接连接(可以是机械连接、电连接和/或热连接中的 一个或多个)，无需任何中介装置；而术语“耦合”表示被连接的事物之间的直接连接或者通过一个 或多个无源或有源中介装置的间接连接。

本描述使用短语“在实施例中”，其可以指代相同或不同实施例中的一个或多个实施例。

此外，关于本公开的实施例使用的术语“包含”、“包括”、“具有”等是同义的。

本公开可以使用基于视角的描述，例如“上方”、“下方”、“顶部”、“底部”和“侧”；这样的 描述用于方便讨论并且不旨在限制所公开的实施例的应用。

如本文所使用的术语“之上”、“之下”、“之间”和“上”是指一个材料层或部件相对于其它 层或部件的相对定位。例如，设置在另一个层之上或之下的一个层可以直接与该另一个层接触，或 者可以具有一个或多个居间层。此外，设置在两个层之间的一个层可以与两个层中的一个层或两个 层直接接触，或者可以具有一个或多个居间层。对比之下，被描述为在第二层“上”的第一层是指 与该第二层直接接触的层。类似地，除非另有明确说明，否则设置在两个特征之间的一个特征可以 与相邻特征直接接触，或者可以具有一个或多个居间层。

如本文所使用的术语“设置”是指定位、位置、放置和/或布置，而不是指任何特定的形成方 法。

当参考测量范围使用时，术语“之间”包括测量范围的端值。

为了本公开的目的，短语“A和/或B”表示(A)、(B)或(A和B)。为了本公开的目的，短语“A、B和/或C”表示(A)、(B)、(C)、(A和B)、(A和C)、(B和C)，或(A、B和C)。当 在本文中使用时，符号“A/B/C”表示(A)、(B)和/或(C)。

尽管在本文中可能以单数形式指代某些元件，但是这样的元件可以包括多个子元件。例如，“导 电材料”可以包括一种或多种导电材料。在另一个示例中，“电介质材料”可以包括一种或多种电介 质材料。

除非另有说明，否则使用序数形容词“第一”、“第二”和“第三”等来描述共同的对象，仅 指示正在提及相似对象的不同实例，并且不旨在暗示这样描述的对象必须在时间上、空间上、排序 上、或者以任何其它方式处于给定的序列。

在以下详细描述中，参考了形成其一部分的附图，并且在附图中通过图示的方式示出了可以 实践的实施例。应当理解，可以利用其它实施例，并且可以作出结构上或逻辑上的改变而不脱离本 公开的范围。因此，以下详细描述不应被理解为限制性意义。

附图不一定按比例绘制。

在附图中，相同的附图标记指代示出的相同或相似的元件/材料，使得除非另有说明，否则在 附图中的一个的上下文中提供的具有给定附图标记的元件/材料的解释适用于可以示出具有相同附 图标记的元件/材料的其它附图。此外，标注的单数和复数形式可以与附图标记一同使用以分别表示 元件的相同或相似的类型、种类或类别中的单一一个和多个。

此外，在附图中，可以采用精确的直角和直线示出本文所描述的各个装置和组件的示例性结 构的一些示意图，但是应当理解，这样的示意图可能不反映现实生活中的工艺限制，当使用(例如) 适当的表征工具的图像(例如，扫描电子显微镜(SEM)图像、透射电子显微镜(TEM)图像或非 接触式轮廓仪)检查本文所描述的任何结构时，所述工艺限制可能致使特征看起来并不这样“理想”。 在这样的现实结构的图像中，可能的处理和/或表面缺陷也可能是可见的，例如，表面粗糙度、曲率 或轮廓偏差、凹坑或划痕、材料的不完全笔直的边缘、锥形过孔或其它开口、拐角的不经意的圆化 或者不同材料层厚度的变化、(多个)晶体区内的偶尔的螺旋位错、边缘位错或组合位错，和/或单 一原子或原子簇的偶尔的位错缺陷。可能存在这里未列出但在装置制作和/或封装领域内常见的其它 缺陷。

在附图中，为了说明性目的呈现了结构和部件的特定数量和布置，并且在各个实施例中可以 存在这样的结构和部件的任何期望的数量或布置。

此外，除非另有说明，否则图中所示的结构可以根据材料性质、制作工艺和操作条件采用任 何适当的形式或形状。

为方便起见，如果存在采用不同字母指定的附图的集合，则在本文中可以不采用字母来指代 这样的集合(例如，以“图10”来指代)。类似地，如果存在采用不同字母指定的附图标记的集合 (例如，110a-110e)，则在本文中可以不采用字母来指代这样的集合(例如，以“110”来指代)。

可以以最有助于理解所要求保护的主题的方式将各种操作依序描述为多个离散的动作或操作。 然而，描述的顺序不应被解释为暗示这些操作必然依赖于顺序。特别地，这些操作可能不以呈现的 顺序执行。可以以与所描述的实施例不同的顺序执行所描述的操作。可以执行各种额外的操作，和/ 或在额外的实施例中可以省略所描述的操作。

示例性实施例

图1A是根据本公开的一些实施例的微电子组件100的简化的横截面图。微电子组件100包括 多个层，例如，层102、层104和层106。为了便于说明，图中仅示出了三个层，但是可以理解的是， 在实施例的广泛范围内，在微电子组件100中可以供应任何数量的这样的层。层102可以耦合到封 装基板108。

在一些实施例中，封装基板108可以包括具有嵌入在一个或多个层的有机电介质中的多层的 导电迹线的PCB。例如，封装基板108可以包括层压基板，其具有通过通孔镀覆过孔彼此互连的若 干层的金属平面或迹线，具有在顶层和底层上的输入/输出布线平面，而内层用作接地和电源平面。 在其它实施例中，封装基板108可以包括有机内插器；在其它实施例中，封装基板可以包括无机内 插器(例如，由玻璃、陶瓷或半导体材料制成)。在其它实施例中，封装基板108可以包括有机和无 机材料的复合物，例如，在有机基板中具有嵌入的半导体管芯。

每层102、104和106在其中包括一个或多个IC管芯。例如，IC管芯110、112和114分别位 于层102、104和106中。每层102、104和106可以包括分别围绕(或嵌入)IC管芯110、112和 114的电介质材料116。在一些实施例中，电介质材料116可以包括不同层中的不同材料；在其它实 施例中，相同的材料可以遍及微电子组件100中的所有层。在各种实施例中，电介质材料116可以 包括无机材料，例如氧化硅、氮化硅、氮氧化硅、碳化硅、氮碳化硅等。

TDV 118可以延伸穿过一个或多个层中的电介质材料116。例如，一些TDV 118可以仅存在于 层102中(例如，通过层104耦合IC管芯114和110，或者通过层102将IC管芯112与封装基板 108耦合)；一些其它的TDV 118可以存在于层102和104两者中(例如，通过层102和104将IC 管芯114与封装基板108直接耦合)。在一些实施例中，所有的TDV 118可以具有相同的尺寸；在 其它实施例中，TDV 118可以具有不同的尺寸，例如，一些TDV 118可以承载电源并且可以比承载 信号并较小的其它TDV 118大。在一些实施例中，一些TDV 118可以比其它TDV 118彼此间隔得 更远，而在其它实施例中，TDV 118可以全部均匀地间隔开，这取决于它们的功能性、组件占用面 积以及其它的设计和制造考量。

在一些实施例中，导电迹线120可以供应在电介质材料116中。在一些实施例中，导电迹线 120可以被限制到层102、104和/或106中的单独的层。在其它实施例中，导电迹线120可以供应在 一个以上的层中。虽然导电迹线120在图中被以与TDV 118不同的阴影示出，但这仅是为了便于说 明；在许多实施例中，导电迹线120和TDV 118可以由相同的导电材料构成。

在一些实施例中，导电迹线120可以从封装基板移动到电介质材料116中，由此允许封装基板 108更薄或更小。换句话说，除了在微电子组件100的电介质材料116中供应的导电迹线120可以 对应于在另一微电子组件的封装基板中供应的导电迹线以外，微电子组件100可以在电路布置方面 与另一微电子组件基本相同。

为了更好地解释导电迹线120，图1B示出了沿微电子组件100的平面BB'的俯视图。导电迹 线120可以包括若干分立结构，例如电源平面122、信号迹线124和无源器件126(例如电感器(如 图所示))。为不使附图混乱而在图中未示出的其它无源器件126可以包括可以使用采用镶嵌或半加 成工艺的电镀形成的变压器、电容器、电阻器以及任何其它无源部件。在一些实施例中，导电迹线 120的一部分可以用于电源分配；在这样的实施例中，该部分包括电源平面122。在一些实施例中， 导电迹线120的一部分可以用于信号布线。在这样的实施例中，该部分可以包括信号迹线124。在 一些实施例中，信号迹线124可以特别地用于高频信号或射频(RF)信号，其中更粗的导线能够实 现更高的频率和更低的损耗。注意，图1B中所示的示例性导电迹线120仅用于解释。在一些实施例 中，导电迹线120可以仅包括电源平面122(采用与图中所示不同的结构或布置)；在一些实施例中， 导电迹线120可以仅包括信号迹线124；在一些实施例中，导电迹线120可以仅包括无源器件126； 在其它实施例中，可以在一个或多个层的电介质材料116中供应这些结构的各种组合。

回到图1A，在层102和104之间的界面130以及在层104和106之间的界面132可以分别与 DTD互连134和136耦合。在许多实施例中，DTD互连134和136可以包括具有硅级互连密度的互 连。在一些实施例中，DTD互连134可以具有与DTD互连136不同的间距；在其它实施例中，DTD 互连134可以具有与DTD互连136相同的间距。在一些实施例中，可以沿整个对应的界面(例如， 130、132)供应DTD互连(例如，134、136)；在其它实施例中，例如，可以仅沿连接的部件(例 如IC管芯110和112)供应DTD互连(例如，134、136)。DTPS互连138可以将层102与封装基 板108耦合。

图1C更详细地示出了包括混合接合部的DTD互连134的示例性实施例中的单个DTD互连。 注意，虽然示出了DTD互连134中的一个，但是相同的结构和描述可以应用于微电子组件100中的 包括混合接合部的任何其它DTD互连(例如，136)。在层102和层104之间的界面130处，层102 (例如，属于IC管芯110)的导电接触部140可以与层104(例如，属于IC管芯112)的导电接触 部142接合；类似地，层102(例如，属于IC管芯110)中的电介质材料144(例如，氧化硅、氮 化硅、氮氧化硅等)可以与层104(例如，属于IC管芯112)中的电介质材料146(例如，氧化硅、 氮化硅、氮氧化硅等)接合。接合的互连形成DTD互连134，DTD互连134包括混合接合部，提供 层102和层104之间的电和机械耦合。

注意，在图1A所示的示例性实施例中，一些IC管芯被示为面对面(FTF)构造，而一些其它 IC管芯被示为面对背(FTB)构造。尽管未示出，但是一些IC管芯可以以背对背(BTB)构造耦合， 而不脱离本文描述的实施例的范围。

此外，注意在图1A和随后的图中，仅是为了便于说明，DTD互连(例如，134、136)被示 为在各自的界面处对准；实际上，它们中的一些或全部可以是未对准的。另外，在组件中可以存在 为了防止混乱未在图中示出的其它部件，例如接合焊盘、着陆焊盘、金属化部等。注意，图1A、图 1B旨在示出部件在它们的组件内的相对布置，并且通常地，这样的组件可以包括未示出的其它部件 (例如，各种界面层或者与光功能性、电连接性或热减轻相关的各种其它部件)。例如，在一些其它 实施例中，如图1A所示的组件可以包括更多的管芯以及其它电部件。另外，虽然组件的一些部件 在图1A-图1C中被示出为平面矩形或由矩形的固体形成，但这仅是为了便于说明，并且这些组件的 实施例可以是弯曲的、圆形的，或者在其它情况下是由用于制造各种部件的制造工艺决定的并且由 于该制造工艺有时是不可避免的不规则形状的。

图2是根据本公开的一些实施例的示例性微电子组件100的简化的横截面图。如图中所示， 导电迹线120可以设置为穿过一个或多个层102、104和106的厚度的一部分，使得TDV 118可以 将导电迹线120与上层中的IC管芯耦合。例如，如图所示，导电迹线120可以设置在层102和104 的下部中。TDV 118可以将设置在下部中的导电迹线120与上层中的部件耦合。因此，TDV 118可 以将层102的下部中的导电迹线120与层104的下部中的另一导电迹线120耦合。另一TDV 118可 以将层102的下部中的导电迹线120与层106中的IC管芯114耦合，等等。注意，在一些实施例(未 示出)中，导电迹线120也可以设置在其它层(例如，106)的下部中。在其它实施例中，导电迹线 120可以不设置在一些层(例如，104、106)中，但是可以设置在其它层(例如，102)中。

图3是根据本公开的一些实施例的示例性微电子组件100的简化的横截面图。如图中所示， 导电迹线120可以设置为穿过一个或多个层102、104和106的厚度的一部分，使得TDV 118可以 将导电迹线120与下层中的IC管芯耦合。例如，如图所示，导电迹线120可以设置在层102和104 的上部中。TDV 118可以将设置在上部中的导电迹线120与下层中的部件耦合。因此，TDV 118可 以将层104的上部中的导电迹线120与层102的上部中的另一导电迹线120耦合。另一TDV 118可 以将层104的上部中的导电迹线120与层102中的IC管芯110耦合，等等。注意，在一些实施例(未 示出)中，导电迹线120也可以设置在其它层(例如，106)的上部中。在其它实施例中，导电迹线 120可以不设置在一些层(例如，104、106)中，但是可以设置在其它层(例如，102)中。

图4是根据本公开的一些实施例的示例性微电子组件100的简化的横截面图。如图中所示， 导电迹线120可以延伸穿过一个或多个层102、104和106的整个厚度。例如，导电迹线120可以包 括电源分配平面，并且该平面的块可以延伸穿过一个或多个层102和104。注意，在一些实施例(未 示出)中，导电迹线120也可以设置为穿过其它层(例如，106)。在其它实施例中，导电迹线120 可以不设置在一些层(例如，104、106)中，但是可以设置在其它层(例如，102)中。

在各种实施例中，参考本文中图1-图4中的任何一个讨论的任何特征可以与任何其它特征组 合以形成具有如本文所述的一个或多个IC管芯的封装，例如，以形成修改的微电子组件100。上文 描述了一些这样的组合，但是在各种实施例中，其它组合和修改是可能的。

示例性方法

图5A-图5G是微电子组件100的制造的各个阶段的简化的横截面图。图5A示出了包括可以 (例如)使用可移除粘合剂将层102的IC管芯110附接于其上的载体基板502的组件500。在一些 实施例中，载体基板502可以包括晶片(例如，直径大约300mm的硅晶片)。在其它实施例中，载 体基板502可以包括面板(例如，大约500mm×500mm的面板)。

图5B示出了在IC管芯110周围沉积电介质材料116之后的组件510。在电介质材料116包括 氮化硅、氮氧化硅、碳化硅、氮碳化硅、氧化硅或类似无机材料的一些实施例中，可以通过本领域 中已知的物理气相沉积工艺沉积电介质材料116。注意，电介质材料116和载体基板502之间的可移 除粘合剂层可以使载体基板502能够在随后状态下视情况需要与电介质材料116去接合(debond)。

图5C示出了在其中形成沟槽522之后的组件520。在一些实施例中，可以形成两层(tier)的 沟槽，例如524和526，所述层中的至少一层对应于导电迹线120。在一些实施例中，取决于导电迹 线120在电介质材料116中的放置和结构，可以形成多于两层的沟槽。在所示的示例中，沟槽524 对应于导电迹线120，并且沟槽524对应于一些TDV 118。例如，通过光刻和蚀刻工艺，可以根据 导电迹线120和TDV 118适当地图案化出沟槽522。

图5D示出了在将金属532沉积(例如，电镀)到沟槽522中之后的组件530。在许多实施例 中，可以在沉积(例如，电镀)金属532之前沉积例如钽、氮化钽或氮化钛的晶种层。选择用于晶 种层的材料可以基于金属532的材料，其可以包括铜、铝、银、金等。在许多实施例中，在晶种层 已被放下之后，金属的均厚层532可以沉积于其上。

图5E示出了在移除多余的沉积的(例如，电镀的)金属532之后的组件540。沟槽524中的 金属532包括导电迹线120和形成TDV 118的其它金属532以视情况需要完成层102。

图5F示出了在将参考图5A-图5E描述的操作重复两次以形成另外两个层104和106之后的 组件550。虽然在图中仅示出了两个额外的层，但是可以构建任意数量的层而不脱离实施例的广泛 范围。

图5G示出了在将载体基板502去接合以暴露表面562之后的组件560。DTPS互连138的接 合焊盘可以例如通过电镀和光刻工艺形成在表面562上。在一些实施例中，也可以通过焊膏施加和 回流工艺在其上形成焊料凸块。组件560可以是以面板或晶片的形式，并且因此可以包括微电子组 件100中的多个微电子组件。在形成接合焊盘和/或焊料凸块之后，组件560可以被切割成微电子组 件100中的单个微电子组件，并且视情况需要耦合到具有DTPS互连138的封装基板108。

虽然如本文所示的操作从最靠近封装基板108的层102开始制作工艺，但是所描述的操作可 以被修改为从距封装基板108最远的层(例如，层106)开始制作工艺，并且然后继续依次构建下 层(例如，104和102)，而不脱离本公开实施例的范围。在一些这样的实施例中，载体基板502可 以保留在最终的IC封装中(例如，在顶层上)，或者载体基板502可以包括微电子组件100中的层 中的一个层(例如，顶层)以及若干其它层(例如，在载体基板502底下)，或者载体基板502可以 包括有源IC管芯，在其底下具有若干层的IC管芯。

图6A-图6G是微电子组件100的制造的各个阶段的简化的横截面图。图6A示出了包括可以 (例如)使用可移除粘合剂将层102的IC管芯110附接于其上的载体基板502的组件600。在一些 实施例中，载体基板502可以包括晶片(例如，直径大约300mm的晶片)。在其它实施例中，载体 基板502可以包括面板(例如，大约500mm×500mm的面板)。

图6B示出了在IC管芯110周围以对应于TDV 118的导电柱612的形式沉积金属532之后的 组件610。在一些实施例中，可以如下形成导电柱612。将晶种层镀覆在载体基板502和IC管芯110 之上，随后在晶种层之上沉积光刻胶。在许多实施例中，选择晶种层可以取决于金属532的材料， 其可以包括铜、铝、银和金中的一种或多种。例如，金属532可以包括铜，并且晶种层也可以包括 铜。可以对光刻胶进行图案化，使得对应于导电柱612的区域被暴露。此后，可以将导电金属532 沉积(例如，电镀)到图案中。然后，将光刻胶剥离，并且蚀刻掉晶种层，从而在载体基板502上 留下导电柱612。

在其它实施例中，可以如下形成导电柱612。在载体基板502和IC管芯110之上沉积(例如， 电镀)晶种层，随后在晶种层之上沉积(例如，电镀)金属532。此后，可以在沉积的(例如，电 镀的)金属532之上沉积光刻胶。可以对光刻胶进行图案化，使得对应于导电柱612的区域隐藏在 光刻胶之下。然后，可以蚀刻掉暴露的金属，随后剥离光刻胶，从而在载体基板502上留下导电柱 612。注意，导电柱612和载体基板502之间的可移除粘合剂层可以使载体基板502能够在随后状态 下视情况需要被去接合。

图6C示出了在导电柱612周围沉积电介质材料116之后的组件620。在电介质材料116包括 氮化硅、氮氧化硅、碳化硅、氮碳化硅、氧化硅或类似无机材料的一些实施例中，可以通过本领域 中已知的物理气相沉积工艺沉积电介质材料116。注意，电介质材料116和载体基板502之间的可移 除粘合剂层可以使载体基板502能够在随后状态下视情况需要与电介质材料116去接合。

图6D示出了在沉积(例如，电镀)金属532以形成导电迹线632并且视情况需要完成其它 TDV 118之后的组件630。在一些实施例中，导电迹线632可以形成设置在层102的上部中的导电 迹线120。注意，在一些实施例中，导电迹线632和导电柱612可以在图6B中描述的步骤中形成。 在这样的实施例中，导电迹线120可以设置在层102的下部中。

图6E示出了在导电迹线632和导电柱612周围沉积额外的电介质材料116以完成形成具有在 IC管芯110周围的导电迹线120和TDV 118的层102之后的组件640。

图6F示出了在将参考图6A-图6E描述的操作重复两次以形成另外两个层104和106之后的 组件650。虽然图中仅示出了两个额外的层，但是可以构建任意数量的层而不脱离实施例的广泛范 围。

图6G示出了在将载体基板502去接合以暴露表面562之后的组件660。DTPS互连138的接 合焊盘可以例如通过电镀和光刻工艺形成在表面562上。在一些实施例中，也可以通过焊膏施加和 回流工艺在其上形成焊料凸块。组件660可以是以面板或晶片的形式，并且因此可以包括微电子组 件100中的多个微电子组件。在形成接合焊盘和/或焊料凸块之后，组件660可以被切割成微电子组 件100中的单个微电子组件，并且视情况需要耦合到具有DTPS互连138的封装基板108。

虽然如本文所示的操作从最靠近封装基板108的层102开始制作工艺，但是所描述的操作可 以被修改为从距封装基板108最远的层(例如层106)开始制作工艺，并且然后继续依次构建下层 (例如，104和102)，而不脱离本公开实施例的范围。

图7是示出与制造微电子组件100的实施例相关联的示例性方法700的简化的流程图。操作 700开始于702，以载体基板502作为第一层。在704处，可以将层(例如，102)的IC管芯(例如， 110)附接到载体基板502。此后，可以如下使用镶嵌工艺在电介质材料116中形成导电迹线120和 TDV 118以完成层(例如，102)。在706处，可以在IC管芯110周围沉积电介质材料116。在708 处，可以在电介质材料116中形成对应于导电迹线120和TDV 118的沟槽522。在一些实施例中， 可以使用本领域中已知的光刻和蚀刻工艺形成沟槽522。在一些实施例中，形成沟槽522可以包括 形成至少两个层级的沟槽(例如，每个层级部分地延伸穿过电介质材料116的厚度)524和526，其 中导电迹线120对应于两个层级中的至少一个层级(例如，524)。

此后，可以在沟槽522中沉积(例如，电镀)金属532，以形成导电迹线120和TDV118，如 下。在710处，可以在沉积(例如，电镀)金属532之前沉积晶种层(例如，氮化钽)以提供沉积 的(例如，电镀的)金属对电介质材料116的粘附力。可以基于金属532的材料来选择晶种层的材 料。例如，晶种层可以包括氮化钽，其中金属532是铜。也可以在实施例的广泛范围内使用本领域 中已知的其它组合。在712处，可以将金属532镀覆(例如，电镀)在晶种层之上。在714处，可 以例如使用化学机械抛光(CMP)对所产生的层(例如，102)的表面进行平坦化，以暴露其上的导 电接触部。

在716处，可以确定微电子组件100的期望的结构是否完成。如果否，则步骤继续到704，在 704处，完成的层(例如，102)形成下一层(例如，104)的IC管芯(例如，112)附接于其上的 层。在各种实施例中，这些IC管芯通过混合接合工艺耦合以在硅级互连密度上形成互连。然后操作 如前所述继续，逐层依次堆积，直到获得在围绕一个或多个IC管芯的至少一层的电介质材料中具有 导电迹线和TDV的微电子组件100的期望的多层结构。

在718处，可以将载体基板502分离以暴露微电子组件100的表面552。在720处，可以将 DTPS互连138的焊料凸块镀覆到暴露的表面552上。在722处，可以将结构切割成单个的微电子 组件100。在724处，可以将单个的微电子组件100组装在对应的封装基板108上。

图8是示出与制造微电子组件100的实施例相关联的示例性方法800的简化的流程图。操作 800开始于802，以载体基板502作为第一层。在804处，可以将层(例如，102)的IC管芯(例如， 110)附接到载体基板502。此后，可以如下使用半加成工艺在电介质材料116中形成导电迹线120 和TDV 118以完成层(例如，102)。在806处，可以在IC管芯(例如，102)周围形成分别对应于 TDV 118和导电迹线120的导电柱和迹线。

在一些实施例中，可以如下形成导电柱和迹线。在层(例如，102)之上镀覆晶种层，随后在 晶种层之上沉积光刻胶。在许多实施例中，晶种层的选择可以取决于金属532的材料，其可以包括 铜、铝、银和金中的一种或多种。例如，金属532可以包括铜，并且晶种层也可以包括铜。可以对 光刻胶进行图案化，使得对应于导电柱和迹线的区域被暴露。此后，可以将导电金属532沉积(例 如，电镀)到图案中。然后，将光刻胶剥离，并且蚀刻掉晶种层，从而在层上留下导电柱和迹线。 在一些实施例中，可以在导电柱和迹线上沉积(例如，电镀)阻挡金属。阻挡金属防止导电柱和迹 线渗入周围的电介质材料中。

在一些实施例中，可以如下形成导电柱和迹线。在层(例如，102)之上镀覆晶种层，随后在 晶种层之上沉积(例如，电镀)金属532。此后，可以在沉积的(例如，电镀的)金属532之上沉 积光刻胶。可以对光刻胶进行图案化，使得对应于导电柱和迹线的区域隐藏在光刻胶之下。然后， 可以蚀刻掉暴露的金属，随后剥离光刻胶。在一些实施例中，可以在导电柱和迹线上沉积(例如， 电镀)阻挡金属。阻挡金属防止导电柱和迹线渗入周围的电介质材料中。

在808处，可以在导电柱和IC管芯周围沉积电介质材料116。在810处，可以例如使用CMP 对所产生的层(例如，102)的表面进行平坦化，以暴露其上的导电接触部。在812处，可以确定该 层是否完成，即，是否已经沉积了足够的电介质材料116并且已经形成了导电迹线120和TDV 118。 如果否，则操作返回到806，在806处可以在IC管芯(例如，102)周围形成分别对应于TDV 118 和导电迹线120的导电柱和迹线。这一工艺可以在单一层(例如，102)内实现若干层的电介质材料 以及导电迹线120和TDV 118。

当层完成时，操作继续到814，在814处可以确定微电子组件100的期望的结构是否完成。如 果否，则步骤返回到804，在804处，完成的层(例如，102)形成下一层(例如，104)的IC管芯 (例如，112)附接于其上的层。在各种实施例中，这些IC管芯通过混合接合工艺耦合以在硅级互 连密度上形成互连。然后操作如前所述继续，逐层依次堆积，直到获得在围绕一个或多个IC管芯的 至少一层的电介质材料中具有导电迹线和TDV的微电子组件100的期望的多层结构。

此后，在816处，可以将载体基板502分离以暴露微电子组件100的表面552。在818处，可 以将DTPS互连138的焊料凸块镀覆到暴露的表面552上。在820处，可以将结构切割成单个的微 电子组件100。在822处，可以将单个的微电子组件100组装在对应的封装基板108上。

虽然图5A-图6G中所示的和由图7-图8中描述的方法700和800所示的操作每个进行一次并 且按特定顺序进行，但是操作可以以任何适当的顺序执行并且根据需要重复。例如，可以并行执行 一个或多个操作以基本上同时制造多个IC封装。在另一示例中，可以以不同的顺序执行操作，以反 映其中可以包括如本文所描述的一个或多个微电子组件100的特定IC封装的结构。众多变化也有可 能实现微电子组件100的期望的结构。

此外，图5A-图6G中所示的和由图7-图8中描述的方法700和800所示的操作可以被组合或 者可以包括比所描述的更多的细节。更进一步地，图7-图8中所示的方法700和800还可以包括与 本文描述的半导体组件的其它部件的制作或者可以包括如本文描述的半导体组件的任何装置的制作 相关的其它制造操作。例如，方法700和800可以包括各种清洁操作、表面平坦化操作(例如，使 用CMP)、用于表面粗糙化的操作、根据需要包括阻挡层和/或粘附层的操作、和/或用于将如本文描 述的封装并入在IC管芯、计算装置或任何期望的结构或装置中或者与其合并的操作。

示例性装置和部件

本文公开的封装(例如，图1-图4中所示的任何实施例或本文所描述的任何其它的实施例) 可以被包括在任何适当的电子部件中。图9-图11示出了可以与如本文公开的任何IC封装一起使用 的或者包括如本文公开的任何IC封装的封装、组件和装置的各种示例。

图9是可以包括根据本文公开的任何实施例的IC封装的示例性IC封装2200的侧视横截面图。 在一些实施例中，IC封装2200可以是系统级封装(SiP)。

如图所示，封装基板2252可以由绝缘体(例如，陶瓷、堆积膜、在其中具有填料颗粒的环氧 树脂膜等)形成，并且可以具有在第一面2272和第二面2274之间或在第一面2272上的不同位置之 间、和/或在第二面2274上的不同位置之间延伸穿过绝缘体的导电通路。这些导电通路可以采用包 括线和/或过孔的任何互连结构的形式。

封装基板2252可以包括导电接触部2263，导电接触部2263通过封装基板2252耦合到导电通 路2262，从而允许管芯2256和/或内插器2257内的电路系统电耦合到导电接触部2264中的各个导 电接触部(或者电耦合到包括在封装基板2252中的其它装置，未示出)。

IC封装2200可以包括经由内插器2257的导电接触部2261、第一级互连2265和封装基板2252 的导电接触部2263耦合到封装基板2252的内插器2257。图中所示的第一级互连2265是焊料凸块， 但是可以使用任何适当的第一级互连2265，例如焊料凸块、焊料柱或接合导线。

IC封装2200可以包括一个或多个管芯2256，管芯2256经由管芯2256的导电接触部2254、 第一级互连2258和内插器2257的导电接触部2260耦合到内插器2257。导电接触部2260可以通过 内插器2257耦合到导电通路(未示出)，从而允许管芯2256内的电路系统电耦合到导电接触部2261 中的各个导电接触部(或者电耦合到包括在内插器2257中的其它装置，未示出)。图中所示的第一 级互连2258是焊料凸块，但是可以使用任何适当的第一级互连2258，例如焊料凸块、焊料柱或接 合导线。如本文所使用的，“导电接触部”可以指充当不同部件之间的界面的导电材料(例如，金属) 的一部分；导电接触部可以凹入、齐平于或延伸远离部件的表面，并且可以采用任何适当的形式(例 如，导电焊盘或插座)。

在一些实施例中，底部填充物材料2266可以围绕第一级互连2265设置在封装基板2252和内 插器2257之间，并且模制物2268可以围绕管芯2256和内插器2257设置并且与封装基板2252接触。 在一些实施例中，底部填充物材料2266可以与模制物2268相同。在适当时，可以用于底部填充物 材料2266和模制物2268的示例性材料是环氧树脂。第二级互连2270可以耦合到导电接触部2264。 图中所示的第二级互连2270是焊料球(例如，用于球栅阵列(BGA)布置)，但是可以使用任何适 当的第二级互连2270(例如，引脚栅格阵列布置中的引脚或连接盘栅格阵列布置中的连接盘)。如 本领域中已知的并且如下文参考图10所讨论的，第二级互连2270可以用于将IC封装2200耦合到 另一部件，例如电路板(例如，母板)、内插器或另一IC封装。

在各个实施例中，任何的管芯2256可以是如本文所描述的微电子组件100。在IC封装2200 包括多个管芯2256的实施例中，IC封装2200可以被称为多芯片封装(MCP)。管芯2256可以包括 用于执行任何期望的功能性的电路系统。例如，除了管芯2256中的作为如本文所描述的微电子组件 100的一个或多个以外，管芯2256中的一个或多个可以是逻辑单元管芯(例如，基于硅的管芯)， 管芯2256中的一个或多个可以是存储器管芯(例如，高带宽存储器)，等等。在一些实施例中，任 何的管芯2256都可以如参考任何前述的图所讨论的那样实施。在一些实施例中，至少一些管芯2256 可以不包括如本文所描述的实施方式。

虽然图中所示的IC封装2200是倒装芯片封装，但是也可以使用其它封装架构。例如，IC封 装2200可以是BGA封装，例如嵌入式晶片级球栅阵列(eWLB)封装。在另一个示例中，IC封装 2200可以是晶片级芯片规模封装(WLCSP)或面板扇出(FO)封装。虽然在IC封装2200中示出 了两个管芯2256，但是IC封装2200可以包括任何期望数量的管芯2256。IC封装2200可以包括额 外的无源部件，例如设置在封装基板2252的第一面2272或第二面2274之上或设置在内插器2257 的任一面上的表面贴装电阻器、电容器和电感器。更一般地，IC封装2200可以包括本领域中已知 的任何其它有源或无源部件。

在一些实施例中，在IC封装2200中可以不包括内插器2257；相反，管芯2256可以通过第一 级互连2265在第一面2272处直接耦合到导电接触部2263。

图10是根据本文公开的任何实施例的可以包括具有一个或多个微电子组件100的部件的IC 装置组件2300的横截面侧视图。IC装置组件2300包括设置在电路板2302(其可以是，例如，母板) 之上的多个部件。IC装置组件2300包括设置在电路板2302的第一面2340和电路板2302的相对的 第二面2342之上的部件；一般而言，部件可以设置在面2340和面2342中的一者或两者之上。具体 地，IC装置组件2300的部件中的任何适当的部件可以包括根据本文公开的任何实施例的一个或多 个微电子组件100中的任何微电子组件100；例如，下文参考IC装置组件2300讨论的任何的IC封 装可以采取上文参考图9讨论的IC封装2200的任何实施例的形式。

在一些实施例中，电路板2302可以是包括多个金属层的PCB，该多个金属层通过绝缘体层彼 此分隔开并且通过导电过孔而互连。所述金属层中的任何一个或多个金属层可以以期望的电路图案 形成，以在耦合到电路板2302的部件之间对电信号进行布线(可选地与其它金属层相结合)。在其 它实施例中，电路板2302可以是非PCB封装基板。

如图中所示，在一些实施例中，IC装置组件2300可以包括通过耦合部件2316耦合到电路板 2302的第一面2340的内插器上封装结构2336。耦合部件2316可以将内插器上封装结构2336电耦 合以及机械耦合到电路板2302，并且可以包括焊料球(如图所示)、插座的公和母部分、粘合剂、 底部填充物材料和/或任何其它适当的电耦合和/或机械耦合结构。

内插器上封装结构2336可以包括通过耦合部件2318耦合到内插器2304的IC封装2320。取 决于期望的功能性，耦合部件2318可以采取任何适当的形式，例如上文参考耦合部件2316讨论的 形式。在一些实施例中，例如，如上文参考图9所描述的，IC封装2320可以是IC封装2200或者 包括IC封装2200。在一些实施例中，IC封装2320可以包括如本文所描述的至少一个微电子组件 100。微电子组件100未在图中具体示出，以免使附图混乱。

虽然图中示出了单一IC封装2320，但是多个IC封装可以耦合到内插器2304；实际上，额外 的内插器可以耦合到内插器2304。内插器2304可以提供用于将电路板2302和IC封装2320桥接的 居间封装基板。一般而言，内插器2304可以将连接重新分布到更宽的间距，或者将连接重新布线到 不同的连接。例如，内插器2304可以将IC封装2320耦合到耦合部件2316的BGA，以便耦合到电 路板2302。

在图中所示的实施例中，IC封装2320和电路板2302附接到内插器2304的相对侧。在其它实 施例中，IC封装2320和电路板2302可以附接到内插器2304的同一侧。在一些实施例中，三个或 更多个部件可以通过内插器2304的方式而互连。

内插器2304可以由环氧树脂、玻璃纤维增强环氧树脂、陶瓷材料或诸如聚酰亚胺的聚合物材 料形成。在一些实施方式中，内插器2304可以由替代性的刚性或柔性材料形成，所述刚性或柔性材 料可以包括与上文描述的用于半导体基板中的材料相同的材料，例如硅、锗和其它III-V族和IV族 材料。内插器2304可以包括金属互连2308和过孔2310，其包括但不限于TSV 2306。内插器2304 还可以包括嵌入装置2314，其包括无源装置和有源装置两者。这样的装置可以包括但不限于：电容 器、去耦电容器、电阻器、电感器、熔断器、二极管、变压器、传感器、静电放电(ESD)装置和 存储器装置。诸如RF装置、功率放大器、功率管理装置、天线、阵列、传感器和微机电系统(MEMS) 装置的更复杂的装置也可以形成在内插器2304上。内插器上封装结构2336可以采取本领域中已知 的任何内插器上封装结构的形式。

在一些实施例中，IC装置组件2300可以包括通过耦合部件2322耦合到电路板2302的第一面 2340的IC封装2324。耦合部件2322可以采取上文参考耦合部件2316讨论的任何实施例的形式， 并且IC封装2324可以采取上文参考IC封装2320讨论的任何实施例的形式。

在一些实施例中，IC装置组件2300可以包括通过耦合部件2328耦合到电路板2302的第二面 2342的封装上封装结构2334。封装上封装结构2334可以包括通过耦合部件2330耦合到一起的IC 封装2326和IC封装2332，使得IC封装2326设置在电路板2302和IC封装2332之间。耦合部件 2328和2330可以采取上文讨论的耦合部件2316的任何实施例的形式，并且IC封装2326和/或2332 可以采取上文讨论的IC封装2320的任何实施例的形式。可以根据本领域中已知的任何封装上封装 结构来构造封装上封装结构2334。

图11是根据本文公开的任何实施例的可以包括具有一个或多个IC封装的一个或多个部件的示 例性计算装置2400的框图。例如，计算装置2400的部件中的任何适当的部件可以包括根据本文公 开的任何实施例的微电子组件(例如，100)。在另一个示例中，计算装置2400的部件中的任何一个 或多个部件可以包括IC封装2200的任何实施例(例如，如图9所示)。在又一个示例中，计算装置 2400的部件中的任何一个或多个部件可以包括IC装置组件2300(例如，如图10所示)。

多个部件在图中被示为包括在计算装置2400中，但是可以省略或复制这些部件中的任何一个 或多个，以适合于应用。在一些实施例中，包括在计算装置2400中的一些或所有部件可以附接到一 个或多个母板。在一些实施例中，这些部件中的一些或全部部件被制作到单一的SOC管芯上。

另外，在各种实施例中，计算装置2400可以不包括图中所示的部件中的一个或多个部件，但 是计算装置2400可以包括用于耦合到一个或多个部件的接口电路系统。例如，计算装置2400可以 不包括显示装置2406，但是可以包括显示装置2406可以耦合到的显示装置接口电路系统(例如， 连接器和驱动器电路系统)。在另一组示例中，计算装置2400可以不包括音频输入装置2418或音频 输出装置2408，但是可以包括音频输入装置2418或音频输出装置2408可以耦合到的音频输入或输 出装置接口电路系统(例如，连接器和支持电路系统)。

计算装置2400可以包括处理装置2402(例如，一个或多个处理装置)。如本文所使用的，术 语“处理装置”或“处理器”可以指处理来自寄存器和/或存储器的电子数据以将该电子数据转换成 可以存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。处理装置2402可以包 括一个或多个DSP、ASIC、CPU、GPU、密码处理器(在硬件内执行密码算法的专用处理器)、服 务器处理器或任何其它适当的处理装置。计算装置2400可以包括存储器2404，其本身可以包括一 种或多种存储器装置，例如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储 器(例如，只读存储器(ROM))、闪速存储器、固态存储器和/或硬盘驱动器。在一些实施例中，存 储器2404可以包括与处理装置2402共享管芯的存储器。该存储器可以用作高速缓冲存储器，并且 可以包括嵌入式动态随机存取存储器(eDRAM)或者自旋转移矩磁性随机存取存储器(STT-MRAM)。

在一些实施例中，计算装置2400可以包括通信芯片2412(例如，一个或多个通信芯片)。例 如，通信芯片2412可以被配置为管理用于向和从计算装置2400传输数据的无线通信。术语“无线” 及其派生词可以用于描述可以通过使用经调制的电磁辐射通过非固态介质来传送数据的电路、装置、 系统、方法、技术、通信信道等。该术语并不暗示关联的装置不含有任何导线，尽管在一些实施例 中它们可能不含有。

通信芯片2412可以实施多种无线标准或协议中的任何无线标准或协议，包括但不限于电气和 电子工程师协会(IEEE)标准，其包括Wi-Fi(IEEE 802.11系列)、IEEE 802.16标准(例如，IEEE 802.16-2005修正版本)、长期演进(LTE)项目以及任何修正、更新和/或修订(例如，高级LTE项 目、超移动宽带(UMB)项目(也称为“3GPP2”)等)。兼容IEEE 802.16的宽带无线接入(BWA) 网络一般被称为WiMAX网络，WiMAX是代表全球微波接入互操作性的缩写，是通过了针对IEEE 802.16标准的一致性和互操作性测试的产品的认证标志。通信芯片2412可以根据全球移动通信系统 (GSM)、通用分组无线电服务(GPRS)、通用移动电信系统(UMTS)、高速分组接入(HSPA)、 演进型HSPA(E-HSPA)或LTE网络进行操作。通信芯片2412可以根据GSM演进的增强数据(EDGE)、 GSM EDGE无线电接入网(GERAN)、通用陆地无线电接入网(UTRAN)或演进型UTRAN(E-UTRAN) 进行操作。通信芯片2412可以根据码分多址(CDMA)、时分多址(TDMA)、数字增强无绳电信 (DECT)、演进数据优化(EV-DO)及其衍生物以及任何其它被指定为3G、4G、5G和更高版本的 无线协议进行操作。在其它实施例中，通信芯片2412可以根据其它无线协议进行操作。计算装置 2400可以包括天线2422以促进无线通信和/或接收其它无线通信(例如AM或FM无线电传输)。

在一些实施例中，通信芯片2412可以管理有线通信，例如电、光或任何其它适当的通信协议 (例如，以太网)。如上所述，通信芯片2412可以包括多个通信芯片。例如，第一通信芯片2412可 以专用于较短程的无线通信，例如Wi-Fi或蓝牙，并且第二通信芯片2412可以专用于较长程的无线 通信，例如全球定位系统(GPS)、EDGE、GPRS、CDMA、WiMAX、LTE、EV-DO或者其它。在 一些实施例中，第一通信芯片2412可以专用于无线通信，并且第二通信芯片2412可以专用于有线 通信。

计算装置2400可以包括电池/电源电路系统2414。电池/电源电路系统2414可以包括一个或多 个能量存储装置(例如，电池或电容器)和/或用于将计算装置2400的部件耦合到与计算装置2400 分隔开的能量源(例如，AC线路电源)的电路系统。

计算装置2400可以包括显示装置2406(或对应的接口电路系统，如上文所讨论的)。显示装 置2406可以包括任何视觉指示物，例如平视显示器、计算机监视器、投影仪、触摸屏显示器、液晶 显示器(LCD)、发光二极管显示器或平板显示器。

计算装置2400可以包括音频输出装置2408(或对应的接口电路系统，如上文所讨论的)。例 如，音频输出装置2408可以包括生成听觉指示物的任何装置，例如扬声器、耳机或耳塞。

计算装置2400可以包括音频输入装置2418(或对应的接口电路系统，如上文所讨论的)。音 频输入装置2418可以包括生成代表声音的信号的任何装置，例如麦克风、麦克风阵列或数字乐器(例 如，具有音乐乐器数字接口(MIDI)输出的乐器)。

计算装置2400可以包括GPS装置2416(或对应的接口电路系统，如上文所讨论的)。如本领 域中已知的，GPS装置2416可以与基于卫星的系统通信并且可以接收计算装置2400的位置。

计算装置2400可以包括其它输出装置2410(或对应的接口电路系统，如上文所讨论的)。其 它输出装置2410的示例可以包括音频编码解码器、视频编码解码器、打印机、用于向其它装置提供 信息的有线或无线发射器，或者额外的存储装置。

计算装置2400可以包括其它输入装置2420(或对应的接口电路系统，如上文所讨论的)。其 它输入装置2420的示例可以包括加速度计、陀螺仪、罗盘、图像捕获装置、键盘、光标控制装置(例 如鼠标、触控笔、触摸板)、条形码阅读器、快速响应(QR)代码阅读器、任何传感器或者射频识 别(RFID)阅读器。

计算装置2400可以具有任何期望的形状因子，例如手持或移动计算装置(例如，手机、智能 电话、移动互联网装置、音乐播放器、平板计算机、膝上型计算机、上网本计算机、超极本计算机、 个人数字助理(PDA)、超便携个人计算机等)、台式计算装置、服务器或其它联网的计算部件、打 印机、扫描仪、监视器、机顶盒、娱乐控制单元、车辆控制单元、数码相机、数码录像机或者可穿 戴计算装置。在一些实施例中，计算装置2400可以是处理数据的任何其它电子装置。

选择示例

以下段落提供了本文公开的实施例的各种示例。

示例1提供了一种微电子组件，包括：位于第一层(例如，102)中的第一多个IC管芯(例 如，110)；位于第二层(例如，104)中的第二多个IC管芯(例如，112)；以及位于第三层(例如， 106)中的第三多个IC管芯(例如，114)，其中：第二层位于第一层和第三层之间，位于两个相邻 层之间的界面(例如，130、132)包括在互连中的相邻互连之间具有小于10微米的间距的互连(例 如，134、136)，并且第一层、第二层和第三层中的每个包括电介质材料(例如，116)，并且还包括 在电介质材料中的导电迹线(例如，120)。

示例2提供了示例1的微电子组件，其中，导电迹线耦合到电介质材料中的电感器、变压器、 电容器和电阻器(例如，126)中的一个或多个。

示例3提供了示例1-2中任何一项的微电子组件，其中，导电迹线的一部分被配置用于电源 分配(例如，122)。

示例4提供了示例3的微电子组件，其中，该部分包括电源平面(例如，122)。

示例5提供了示例1-2中任何一项的微电子组件，其中，导电迹线的一部分被配置为对电信 号进行布线(例如，124)。

示例6提供了示例5的微电子组件，其中，电信号包括高频信号和RF信号中的至少一个。

示例7提供了示例1-6中任何一项的微电子组件，其中，电介质材料包括氧、碳和氮中的至 少一种与硅的化合物。

示例8提供示例1-7中任何一项的微电子组件，还包括在电介质材料中的TDV，以将导电迹 线与第一多个IC管芯、第二多个IC管芯和第三多个IC管芯中的至少一个电耦合。

示例9提供了一种IC封装，包括：位于第一层(例如，102)中的第一IC管芯(例如，110)； 位于第二层(例如，104)中的第二IC管芯(例如，112)；导电迹线(例如，120)；以及耦合到第 一层的封装基板(例如，108)，其中：位于第一层和第二层之间的界面(例如，130)包括在互连中 的相邻互连之间具有小于10微米的间距的互连(例如，134)，第一层和第二层包括电介质材料(例 如，116)，并且TDV(例如，118)和导电迹线位于电介质材料中。

示例10提供了示例9的IC封装，其中，电介质材料包括氧、碳和氮中的至少一种与硅的化 合物。

示例11提供了示例9-10中任何一项的IC封装，其中，TDV被配置用于在第一IC管芯和封 装基板之间的电源分配。

示例12提供了示例9-11中任何一项的IC封装，其中，导电迹线被配置为在第一IC管芯和第 二IC管芯之间对电信号进行布线。

示例13提供了示例9-11中任何一项的IC封装，其中，TDV被配置为将导电迹线与第二IC 管芯电耦合。

示例14提供了示例9中的IC封装，其中，TDV被配置为将导电迹线与封装基板电耦合。

示例15提供了示例9-14中任何一项的IC封装，其中，互连包括第一互连，并且IC封装还 包括位于第三层(例如，106)中的第三IC管芯(例如，114)，第三层由第二互连(例如，136)耦 合到第二层，第二互连在第二互连中的相邻互连之间具有小于10微米的间距。

示例16提供了示例15的IC封装，其中，TDV被配置为将第三IC管芯与导电迹线电耦合。

示例17提供了示例15的IC封装，其中，TDV被配置为将第三层与第一层电耦合。

示例18提供了示例15的IC封装，其中，TDV被配置为将第三层与封装基板电耦合。

示例19提供了示例9-18中任何一项的IC封装，其中，导电迹线耦合到电介质材料中的电感 器、变压器、电容器和电阻器中的至少一个。

示例20提供了示例9-19中任何一项的IC封装，其中：IC封装包括第一IC封装，第一IC封 装的封装基板包括第一封装基板，第一IC封装中的导电迹线包括第一导电迹线，第二IC封装包括 具有在第二封装基板中的第二导电迹线的第二封装基板，第一IC封装的电路布置与第二IC封装基 本上相同，并且第一导电迹线对应于第二导电迹线。

示例21提供了一种制作微电子组件的方法，该方法包括(例如，图7-图8)：将一层的IC管 芯附接到载体基板(例如，704、804)；在IC管芯周围沉积电介质材料(例如，706、808)；在电介 质材料中形成导电迹线和TDV以完成所述层(例如，708-714、806)；在所述层之上附接另一层的 另一IC管芯(例如，704、804)，该附接包括利用互连将所述层和另一层耦合，该互连在该互连中 的相邻互连之间具有小于10微米的间距；以及重复沉积电介质材料并形成导电迹线以生成多层微电 子组件，该多层微电子组件在围绕一个或多个IC管芯的至少一层的电介质材料中具有导电迹线和 TDV。

示例22提供了示例21的方法，其中，形成导电迹线和TDV包括：在电介质材料中形成对应 于导电迹线和TDV的沟槽(例如，708)；在沟槽中沉积金属以形成导电迹线和TDV(例如，710-712)； 以及对层的表面进行平坦化以暴露导电接触部(例如，714)。

示例23提供了示例22的方法，其中，形成沟槽包括形成至少两个层级的沟槽，并且至少两 个层级中的一个层级对应于导电迹线的形状。

示例24提供了示例22的方法，其中，沟槽延伸穿过电介质材料的整个厚度。

示例25提供了示例22的方法，其中，所述沟槽中的至少一些沟槽部分地延伸穿过电介质材 料的厚度。

示例26提供了示例22-25中任何一项的方法，还包括在沉积金属之前沉积晶种层，其中，晶 种层提供沉积的金属对电介质材料的粘附力。

实施例27提供了示例26的方法，其中：金属包括铜、铝、银和金中的一种，并且晶种层根 据金属包括钽以及钽和氮的化合物中的至少一种。

示例28提供了示例21的方法，其中，形成导电迹线和TDV包括：在IC管芯周围形成导电 柱和迹线(例如，804)；以及在导电柱和IC管芯周围沉积电介质材料(例如，808)。

示例29提供了示例28的方法，其中，在IC管芯周围形成导电柱和迹线包括：镀覆晶种层， 在晶种层上沉积光刻胶；对光刻胶进行图案化，使得对应于导电柱和迹线的区域被暴露；将导电金 属电镀到图案中；移除光刻胶；以及移除晶种层。

示例30提供了示例29的方法，其中：金属包括铜、铝、银和金中的一种，并且晶种层包括 铜。

示例31提供了示例29-30中任何一项的方法，还包括在导电柱和迹线上电镀阻挡金属，其中， 阻挡金属防止导电柱和迹线渗入电介质材料中。

示例32提供了示例28的方法，其中，在IC管芯周围形成导电柱和迹线包括：镀覆晶种层， 在晶种层之上电镀导电金属；在导电金属上沉积光刻胶；对光刻胶进行图案化，使得对应于导电柱 和迹线的区域位于光刻胶之下；以及移除不在光刻胶之下的暴露的金属。

示例33提供了示例28-32中任何一项的方法，其中，导电柱延伸穿过电介质材料的整个厚度。

示例34提供了示例28-32中任何一项的方法，其中，所述导电柱中的至少一些导电柱部分地 延伸穿过电介质材料的厚度。

示例35提供了示例21-34中任何一项的方法，其中：沉积电介质材料包括氧、碳和氮中的至 少一种与硅的化合物的物理气相沉积。

示例36提供了示例21-35中任何一项的方法，其中，导电迹线包括电源平面、信号迹线和无 源部件中的至少一个。

示例37提供了示例21-36中任何一项的方法，其中，载体基板包括晶片和面板中的一个。

示例38提供了示例21-37中任何一项的方法，其中，采用可移除粘合剂将IC管芯附接到载 体基板。

示例39提供了示例21-38中任何一项的方法，还包括移除载体基板(例如，718)。

示例40提供了示例21-38中任何一项的方法，其中，不移除载体基板。

示例41提供了示例21-40中任何一项的方法，还包括：镀覆焊料凸块(例如，720)；切割成 单个的微电子组件(例如，722)；以及将每个单个的微电子组件附接到具有焊料凸块的封装基板(例 如，724)。

对本公开的图示的实施方式的以上描述(包括在摘要中描述的内容)并不旨在穷举或将本公 开限制为所公开的精确形式。虽然本文出于说明性目的描述了本公开的具体实施方式和示例，但是 如相关领域的技术人员将认识到的，在本公开的范围内各种等同的修改是可能的。

Claims (25)

1.一种微电子组件，包括：

位于第一层中的第一多个集成电路(IC)管芯；

位于第二层中的第二多个IC管芯；以及

位于第三层中的第三多个IC管芯，

其中：

所述第二层位于所述第一层和所述第三层之间，

位于两个相邻层之间的界面包括互连，所述互连在所述互连中的相邻互连之间具有小于10微米的间距，并且

所述第一层、所述第二层和所述第三层中的每个包括电介质材料，并且还包括在所述电介质材料中的导电迹线。

2.根据权利要求1所述的微电子组件，其中，所述导电迹线耦合到所述电介质材料中的电感器、变压器、电容器和电阻器中的一个或多个。

3.根据权利要求1所述的微电子组件，其中，所述导电迹线的一部分被配置用于电源分配。

4.根据权利要求3所述的微电子组件，其中，所述部分包括电源平面。

5.根据权利要求1所述的微电子组件，其中，所述导电迹线的一部分被配置为对电信号进行布线。

6.根据权利要求5所述的微电子组件，其中，所述电信号包括高频信号和射频(RF)信号中的至少一个。

7.根据权利要求1所述的微电子组件，其中，所述电介质材料包括氧、碳和氮中的至少一种与硅的化合物。

8.根据权利要求1-7中任何一项所述的微电子组件，还包括在所述电介质材料中的贯穿电介质材料过孔(TDV)，以将所述导电迹线与所述第一多个IC管芯、所述第二多个IC管芯和所述第三多个IC管芯中的至少一个电耦合。

9.一种IC封装，包括：

位于第一层中的第一IC管芯；

位于第二层中的第二IC管芯；

导电迹线；以及

耦合到所述第一层的封装基板，

其中：

位于所述第一层和所述第二层之间的界面包括互连，所述互连在所述互连中的相邻互连之间具有小于10微米的间距，

所述第一层和所述第二层包括电介质材料，并且

贯穿电介质过孔(TDV)和所述导电迹线位于所述电介质材料中。

10.根据权利要求9所述的IC封装，其中，所述电介质材料包括氧、碳和氮中的至少一种与硅的化合物。

11.根据权利要求9所述的IC封装，其中，所述TDV被配置为将所述导电迹线与所述第二IC管芯电耦合。

12.根据权利要求9所述的IC封装，其中，所述TDV被配置为将所述导电迹线与所述封装基板电耦合。

13.根据权利要求9所述的IC封装，其中，所述互连包括第一互连，并且所述IC封装还包括位于第三层中的第三IC管芯，所述第三层由第二互连耦合到所述第二层，所述第二互连在所述第二互连中的相邻的第二互连之间具有小于10微米的间距。

14.根据权利要求13所述的IC封装，其中，所述TDV被配置为将所述第三IC管芯与所述导电迹线电耦合。

15.根据权利要求13所述的IC封装，其中，所述TDV被配置为将所述第三层与所述第一层电耦合。

16.根据权利要求13所述的IC封装，其中，所述TDV被配置为将所述第三层与所述封装基板电耦合。

17.根据权利要求9-16中任何一项所述的IC封装，其中：

所述IC封装包括第一IC封装，

所述第一IC封装的所述封装基板包括第一封装基板，

所述第一IC封装中的所述导电迹线包括第一导电迹线，

第二IC封装包括第二封装基板，所述第二封装基板具有在所述第二封装基板中的第二导电迹线，

所述第一IC封装的电路布置与所述第二IC封装基本上相同，并且

所述第一导电迹线对应于所述第二导电迹线。

18.一种制作微电子组件的方法，所述方法包括：

将一层的IC管芯附接到载体基板；

在所述IC管芯周围沉积电介质材料；

在所述电介质材料中形成导电迹线和TDV以完成所述层；

在所述层之上附接另一层的另一IC管芯，所述附接包括利用互连将所述层和所述另一层耦合，所述互连在所述互连中的相邻互连之间具有小于10微米的间距；以及

重复沉积所述电介质材料并且形成所述导电迹线以生成多层微电子组件，所述多层微电子组件在围绕一个或多个IC管芯的至少一层的电介质材料中具有导电迹线和TDV。

19.根据权利要求18所述的方法，其中，形成导电迹线和TDV包括：

在所述电介质材料中形成对应于导电迹线和TDV的沟槽；

在所述沟槽中沉积金属以形成所述导电迹线和所述TDV；以及

对所述层的表面进行平坦化以暴露导电接触部。

20.根据权利要求19所述的方法，其中：

形成所述沟槽包括形成至少两个层级的沟槽，并且

所述至少两个层级中的一个层级对应于所述导电迹线的形状。

21.根据权利要求18所述的方法，其中，形成所述导电迹线和所述TDV包括：

在所述IC管芯周围形成导电柱和迹线；以及

在所述导电柱和所述IC管芯周围沉积电介质材料。

22.根据权利要求21所述的方法，其中，在所述IC管芯周围形成导电柱和迹线包括：

镀覆晶种层；

在所述晶种层之上沉积光刻胶；

对所述光刻胶进行图案化，使得对应于所述导电柱和迹线的区域被暴露；

将导电金属电镀到所述图案中；

移除所述光刻胶；以及

移除所述晶种层。

23.根据权利要求22所述的方法，还包括在所述导电柱和迹线上电镀阻挡金属，其中，所述阻挡金属防止所述导电柱和迹线渗入所述电介质材料中。

24.根据权利要求21所述的方法，其中，在所述IC管芯周围形成导电柱和迹线包括：

镀覆晶种层；

在所述晶种层之上电镀导电金属；

在所述导电金属上沉积光刻胶；

对所述光刻胶进行图案化，使得对应于所述导电柱和迹线的区域位于所述光刻胶之下；以及

移除不在所述光刻胶之下的暴露的金属。

25.根据权利要求21-24中任何一项所述的方法，其中，所述导电柱中的至少一些导电柱部分地延伸穿过所述电介质材料的厚度。

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