CN116992820A - 一种基于芯粒集成的可扩展智能计算芯片结构 - Google Patents
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Abstract
本申请涉及一种基于芯粒集成的可扩展智能计算芯片结构，其中，芯片结构包括：所述芯片结构包括中间介质层以及堆叠在所述中间介质层上的I/O芯粒、内存接口芯粒、RISC‑V控制芯粒以及至少一个计算芯粒堆叠组，并基于芯粒集成技术实现各功能芯粒的互连，本发明能够根据算力需求，配置计算芯粒堆叠组内部的计算核心数量，也可以配置计算芯粒堆叠组的数量，以配合其他功能芯粒，灵活地搭建智能计算芯片系统，具有高度可扩展性，各个功能芯粒可以不具备完整的功能，可以只具备实现特定功能的能力，各芯粒按照设计要求，进行灵活配置，满足针对不同场景的定制化需求，最大程度实现智能计算芯片的柔性定制。
Description
技术领域
本申请涉及芯粒集成技术领域，特别是涉及一种基于芯粒集成的可扩展智能计算芯片结构。
背景技术
智能计算的应用越来越广泛，如在金融、医疗、交通、能源、制造业、农业、物流、教育等领域都有广泛的应用。应用端的多样化需求，针对训练、推理等不同场景往往具有不同的算力需求，对智能计算芯片的算力适配、通用性和灵活性解决方案等多个方面提出了新的要求，使得智能计算芯片的设计面临新的挑战。
在以往基于芯粒集成的计算芯片设计中，单个芯粒会集成完整的计算、控制、接口等功能，因为单个芯粒是最小单元，无法进一步切分功能，这样会造成灵活性受限。如何实现算力可裁剪、可定制，如何实现算法异构适配，仍然是一个亟待解决的重要技术问题。
现在随着2.5D和3D先进封装技术的蓬勃发展，为实现较高密度封装内走线，提供了技术支撑，使得在芯片架构/封装协同设计方面，有了更多设计探索的可能性。因此，如何在先进封装技术支撑的基础上，通过芯粒级的可扩展设计，设计一种高效的智能计算芯片，已经成为智能计算芯片设计领域的一项关键问题。
针对相关技术中，如何实现算力可裁剪、可定制，如何实现算法异构适配的问题，目前尚未提出有效的解决方案。
发明内容
基于此，有必要针对上述技术问题，提供一种基于芯粒集成的可扩展智能计算芯片结构。
第一方面，本申请实施例提供了一种基于芯粒集成的可扩展智能计算芯片结构，所述芯片结构包括中间介质层以及堆叠在所述中间介质层上的I/O芯粒、内存接口芯粒、RISC-V控制芯粒以及至少一个计算芯粒堆叠组；
所述I/O芯粒与第一片外芯片互连，用于响应所述计算芯粒堆叠组发出的数据读取请求，接收所述第一片外芯片的第一数据，并将所述第一数据发送至所述计算芯粒堆叠组；
所述内存接口芯粒与第二片外芯片互连，用于响应所述计算芯粒堆叠组发出的数据读取请求，接收所述第二片外芯片的第二数据，并将所述第二数据发送至所述计算芯粒堆叠组；
所述至少一个计算芯粒堆叠组，用于接收第一数据以及所述第二数据，并执行基于所述第一数据以及所述第二数据的计算任务；
所述RISC-V控制芯粒，用于控制所述计算芯粒堆叠组发出所述数据读取请求，并对所述计算任务进行调度。
在其中一个实施例中，各所述计算芯粒堆叠组包括至少一个计算芯粒、D2D互连芯粒；
各所述计算芯粒与所述D2D互连芯粒通过3D封装形成垂直堆叠结构，实现各所述计算芯粒之间以及与所述D2D互连芯粒的互连；
所述D2D互连芯粒位于所述垂直堆叠结构的底部，用于实现各所述计算芯粒堆叠组之间以及与所述RISC-V控制芯粒、所述I/O芯粒、所述内存接口芯粒的互连。
在其中一个实施例中，所述至少一个计算芯粒堆叠组，还用于通过与所述I/O芯粒相邻的计算芯粒堆叠组接收第一数据，以及通过与所述内存接口芯粒相邻的计算芯粒堆叠组接收第二数据，并根据所述RISC-V控制芯粒对所述计算任务进行调度的结果，将所述第一数据以及所述第二数据路由到对应的计算芯粒堆叠组。
在其中一个实施例中，各所述计算芯粒堆叠组、所述RISC-V控制芯粒、所述I/O芯粒以及所述内存接口芯粒通过2.5D封装或3D封装实现互连。
在其中一个实施例中，各所述计算芯粒与所述D2D互连芯粒均具有若干垂直硅通孔，所述硅通孔用于实现各所述计算芯粒之间以及与所述D2D互连芯粒的互连。
在其中一个实施例中，所述中间介质层包含若干RDL金属线，所述RDL金属线用于实现各所述计算芯粒堆叠组之间以及与所述RISC-V控制芯粒、所述I/O芯粒、所述内存接口芯粒之间数据和控制信号的相互传输。
在其中一个实施例中，所述RISC-V控制芯粒包括第一D2D互连接口，所述D2D互连芯粒与所述第一D2D互连接口通过所述RDL金属线进行数据和控制信号的相互传输，实现所述计算芯粒堆叠组与所述RISC-V控制芯粒之间的互连。
在其中一个实施例中，所述I/O芯粒包括第二D2D互连接口，所述D2D互连芯粒与所述第二D2D互连接口通过所述RDL金属线进行数据和控制信号的相互传输，实现所述计算芯粒堆叠组与所述I/O芯粒之间的互连。
在其中一个实施例中，所述内存接口芯粒包括第三D2D互连接口，所述D2D互连芯粒与所述第三D2D互连接口通过所述RDL金属线进行数据和控制信号的相互传输，实现所述计算芯粒堆叠组与所述内存接口芯粒之间的互连。
在其中一个实施例中，所述I/O芯粒还用于响应所述计算芯粒堆叠组发出的数据写入请求，从所述计算芯粒堆叠组读取第三数据，并将所述第三数据写入所述第一片外芯片；
所述内存接口芯粒还用于响应所述计算芯粒堆叠组发出的数据写入请求，从所述计算芯粒堆叠组读取第四数据，并将所述第四数据写入所述第二片外芯片。
上述基于芯粒集成的可扩展智能计算芯片结构，包括中间介质层以及堆叠在所述中间介质层上的I/O芯粒、内存接口芯粒、RISC-V控制芯粒以及至少一个计算芯粒堆叠组；多个计算芯粒堆叠组之间高速互连，并与其他功能芯粒组成了一种可扩展智能计算芯片结构，在设计时可以配置计算芯粒堆叠组的数量，能很好地实现计算核心的灵活适配。本实施例基于芯粒集成技术，实现各功能芯粒的互连。本实施例中的各个功能芯粒可以不具备完整的功能，可以只具备实现特定功能的能力，例如计算芯粒堆叠组只负责计算，RISC-V控制芯粒只负责调度和控制，I/O芯粒只负责第一片外芯片互连，内存接口芯粒只负责与片外内存芯片互连，各芯粒按照设计要求，进行灵活配置，满足针对不同场景的定制化需求，最大程度实现智能计算芯片的柔性定制。本发明能够根据算力需求，配置计算芯粒堆叠组内部的计算核心数量，也可以配置计算芯粒堆叠组的数量，以配合其他功能芯粒，灵活地搭建智能计算芯片系统，具有高度可扩展性。
本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1是一个实施例中基于芯粒集成的可扩展智能计算芯片结构的结构示意图；
图2是一个实施例中计算芯粒堆叠组的结构示意图；
图3是一个实施例中计算芯粒堆叠组之间互连的逻辑连线示意图；
图4是一个实施例中计算芯粒堆叠组与RISC-V控制芯粒互连的逻辑连线示意图；
图5是一个实施例中计算芯粒堆叠组与I/O控制芯粒互连的逻辑连线示意图；
图6是一个实施例中计算芯粒堆叠组与内存接口芯粒互连的逻辑连线示意图。
其中，11、中间介质层；12、I/O芯粒；13、内存接口芯粒；14、RISC-V控制芯粒；15、计算芯粒堆叠组；151、计算芯粒；152、D2D互连芯粒；153、硅通孔；121、第二D2D互连接口；131、第三D2D互连接口；141、第一D2D互连接口。
具体实施方式
为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行描述和说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。基于本申请提供的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。
显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。此外，还可以理解的是，虽然这种开发过程中所作出的努力可能是复杂并且冗长的，然而对于与本申请公开的内容相关的本领域的普通技术人员而言，在本申请揭露的技术内容的基础上进行的一些设计，制造或者生产等变更只是常规的技术手段，不应当理解为本申请公开的内容不充分。
在本申请中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域普通技术人员显式地和隐式地理解的是，本申请所描述的实施例在不冲突的情况下，可以与其它实施例相结合。
除非另作定义，本申请所涉及的技术术语或者科学术语应当为本申请所属技术领域内具有一般技能的人士所理解的通常意义。本申请所涉及的“一”、“一个”、“一种”、“该”等类似词语并不表示数量限制，可表示单数或复数。本申请所涉及的术语“包括”、“包含”、“具有”以及它们任何变形，意图在于覆盖不排他的包含；例如包含了一系列步骤或模块（单元）的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可以还包括没有列出的步骤或单元，或可以还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。本申请所涉及的“连接”、“相连”、“耦接”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电气的连接，不管是直接的还是间接的。本申请所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。本申请所涉及的术语“第一”、“第二”、“第三”等仅仅是区别类似的对象，不代表针对对象的特定排序。
本申请实施例提供了一种基于芯粒集成的可扩展智能计算芯片结构，如图1所示，所述芯片结构包括中间介质层11以及堆叠在所述中间介质层11上的I/O芯粒12、内存接口芯粒13、RISC-V控制芯粒14以及至少一个计算芯粒堆叠组15。I/O芯粒12、内存接口芯粒13、RISC-V控制芯粒14和计算芯粒堆叠组15通过中间介质层11实现互连。其中，中间介质层11是一种硅中介层，使用硅中介层连接芯粒并进行重新布线，再将硅中介层封装到基板上。在另一种实施方式中，还可以利用硅桥连接芯粒，并将硅桥嵌入封装基板中。
所述I/O芯粒12与第一片外芯片互连，用于响应所述计算芯粒堆叠组15发出的数据读取请求，接收所述第一片外芯片的第一数据，并将所述第一数据发送至所述计算芯粒堆叠组15。其中，第一片外芯片是除了片外内存芯片以外的其它芯片。芯片结构通过I/O芯粒12实现与第一片外芯片之间的数据交互。
所述内存接口芯粒13与第二片外芯片互连，用于响应所述计算芯粒堆叠组15发出的数据读取请求，接收所述第二片外芯片的第二数据，并将所述第二数据发送至所述计算芯粒堆叠组15。其中，第二片外芯片为片外内存芯片，例如，第二片外芯片可以为DDR（Double Data Rate，双倍速率同步动态随机存储器）、HBM（HighBandwidth Memory，高带宽内存），HBM是用在显卡中的采用垂直堆叠半导体工艺生产的存储芯片。芯片结构通过内存接口芯粒13实现与第二片外芯片之间的数据交互。
所述至少一个计算芯粒堆叠组15用于接收第一数据以及所述第二数据，并执行基于所述第一数据以及所述第二数据的计算任务。为了满足应用端针对训练、推理等不同场景具有不同的算力需求，本实施例提供的计算芯粒堆叠组15的数量可以根据实际应用的算力需求进行配置，可以配置成1个或多个。
所述RISC-V控制芯粒用于控制所述计算芯粒堆叠组15发出所述数据读取请求，并对所述计算任务进行调度，以实现对计算芯粒堆叠组15之间的任务调度和控制。
本实施例提供的基于芯粒集成的可扩展智能计算芯片结构，包括相互连接的计算芯粒堆叠组15和其他功能芯粒，所述多个计算芯粒堆叠组15之间高速互连，并与其他功能芯粒组成了一种可扩展智能计算芯片结构，在设计时可以配置计算芯粒堆叠组15的数量，能很好地实现计算核心的灵活适配。本实施例基于芯粒集成技术，实现各功能芯粒的互连。本实施例中的各个功能芯粒可以不具备完整的功能，可以只具备实现特定功能的能力，例如计算芯粒堆叠组15只负责计算，RISC-V控制芯粒14只负责调度和控制，I/O芯粒12只负责第一片外芯片互连，内存接口芯粒13只负责与片外内存芯片互连，各芯粒按照设计要求，进行灵活配置，满足针对不同场景的定制化需求，最大程度实现智能计算芯片的柔性定制。
在其中一个实施例中，如图2所示，各所述计算芯粒堆叠组15包括至少一个计算芯粒151、D2D互连芯粒152。本申请在设计时可以配置计算芯粒堆叠组15内部的计算芯粒151数量，计算芯粒的数量可根据算力需求进行配置，所述数量为N个，其中N为自然数，能很好地实现计算核心的灵活适配，优选的，本申请中计算芯粒151的数量最大为16。
各所述计算芯粒151与所述D2D互连芯粒152通过3D封装形成垂直堆叠结构，实现各所述计算芯粒151之间以及与所述D2D互连芯粒152的互连。所述D2D互连芯粒152位于所述垂直堆叠结构的底部，用于实现各所述计算芯粒堆叠组15之间以及与所述RISC-V控制芯粒14、所述I/O芯粒12、所述内存接口芯粒13的互连。
3D封装突破传统平面封装的概念，在2D封装的基础上，把多个芯片、元件、封装体甚至圆片进行叠层互连，构成立体封装，使组装密度大幅度提高。叠层式3D封装作为一种新的封装形式，推进封装产品朝着高密度化、高可靠性、低功耗、高速化以及小型化方向发展。叠层式3D封装技术能更好实现封装的微型化，其突出的优点是：尺寸小、效率高，满足新器件的应用需求。3D集成大多数应用在同类芯片或芯粒堆叠中，本申请使用3D封装将多个相同的计算芯粒151垂直堆叠在一起，形成垂直堆叠结构，图3为通过D2D互连芯粒152实现计算芯粒堆叠组15之间互连的逻辑连线示意图。
在其中一个实施例中，如图2所示，各所述计算芯粒151与所述D2D互连芯粒152均具有若干垂直硅通孔153，所述硅通孔用于实现各所述计算芯粒之间以及与所述D2D互连芯粒的互连。
硅通孔技术(Through Silicon Via，TSV)，通过铜、钨、多晶硅等导电物质的填充，实现硅通孔的垂直电气互联，TSV是通过计算芯粒151和计算芯粒151之间制作垂直导通，实现计算芯粒151之间的互连。它能够使芯片在三维方向堆叠的密度最大，外形尺寸最小，短距离互连优势可大大降低延迟和功耗。这项技术是目前唯一的垂直电互联技术，是实现3D先进封装的关键技术之一。3D先进封装可以实现芯粒堆叠，通过硅通孔和键合实现与其他芯粒的直接互连。
在其中一个实施例中，所述至少一个计算芯粒堆叠组15，还用于通过与所述I/O芯粒12相邻的计算芯粒堆叠组15接收第一数据，以及通过与所述内存接口芯粒13相邻的计算芯粒堆叠组15接收第二数据，并根据所述RISC-V控制芯粒14对所述计算任务进行调度的结果，将所述第一数据以及所述第二数据路由到对应的计算芯粒堆叠组15。
本实施例通过与所述I/O芯粒12相邻的计算芯粒堆叠组15接收第一数据，以及通过与所述内存接口芯粒13相邻的计算芯粒堆叠组15接收第二数据，并将接收到的数据发送到相邻的计算芯粒堆叠组15，由路由功能判断接收的数据是否属于该计算芯粒堆叠组15，若不属于该计算芯粒堆叠组15，则将数据转发至下一个计算芯粒堆叠组15，若属于该计算芯粒堆叠组15，则开始执行计算任务。其中，用于执行计算任务的计算芯粒堆叠组15通过所述RISC-V控制芯粒14对计算任务进行调度的结果所确定。
在其中一个实施例中，各所述计算芯粒堆叠组15、所述RISC-V控制芯粒14、所述I/O芯粒12以及所述内存接口芯粒13通过2.5D封装或3D封装实现互连。
随着芯片更高集成度、良好电气性能、较小时序延迟、较短垂直互连等的需求，封装技术从2D封装向更高级的2.5D和3D封装设计转变。采用2.5D和3D等先进封装结构和连线，实现高速封装内互连，实现更小颗粒度的芯粒集成，
借助2.5D和3D封装先进封装技术，将所述RISC-V控制芯粒14、所述I/O芯粒12、所述内存接口芯粒13集成在一块基板上，拉近它们与计算芯粒堆叠组的距离，提升传输带宽，不仅可以节省能耗与成本，还可以提升计算效率。
在其中一个实施例中，所述中间介质层包含若干RDL金属线，所述RDL金属线用于实现各所述计算芯粒堆叠组之间以及与所述RISC-V控制芯粒、所述I/O芯粒、所述内存接口芯粒之间数据和控制信号的相互传输。
RDL（Re-distributed layer，重布线层）技术，主要原理就是在晶片表面沉积金属层和介电层，并形成金属布线。由于RDL形成的金属布线的线宽和间距较小，从而提供了更高的互连密度，同时可以通过缩短布线长度来提高信号质量，通过减少芯片面积来提高芯片集成能力。
在其中一个实施例中，如图4所示，所述RISC-V控制芯粒14包括第一D2D互连接口141，所述D2D互连芯粒152与所述第一D2D互连接口通过所述RDL金属线进行数据和控制信号的相互传输，实现所述计算芯粒堆叠组15与所述RISC-V控制芯粒14之间的互连。
在其中一个实施例中，如图5所示，所述I/O芯粒12包括第二D2D互连接口121，所述D2D互连芯粒152与所述第二D2D互连接口121通过所述RDL金属线进行数据和控制信号的相互传输，实现所述计算芯粒堆叠组15与所述I/O芯粒12之间的互连。
在其中一个实施例中，如图6所示，所述内存接口芯粒13包括第三D2D互连接口131，所述D2D互连芯粒152与所述第三D2D互连接口131通过所述RDL金属线进行数据和控制信号的相互传输，实现所述计算芯粒堆叠组15与所述内存接口芯粒13之间的互连。
其中，D2D互连接口是在同一个封装内的两个芯片裸片间提供数据接口的功能块。为了实现低延迟和高带宽，该D2D互连接口利用了连接裸片的短距离、低损耗通道。D2D互连接口满足低延迟、高带宽的需求，通过相应的协议进行通信，并直接连接到芯片互连结构以最大限度地减少延迟，且能够支持所需的带宽，同时减少芯片边缘占用。
在其中一个实施例中，所述RISC-V控制芯粒14控制所述计算芯粒堆叠组15向所述I/O芯粒12以及所述内存接口芯粒13发出的数据写入请求，所述I/O芯粒12响应所述计算芯粒堆叠组15发出的数据写入请求，从所述计算芯粒堆叠组15读取第三数据，并将所述第三数据写入所述第一片外芯片；所述内存接口芯粒13响应所述计算芯粒堆叠组15发出的数据写入请求，从所述计算芯粒堆叠组15读取第四数据，并将所述第四数据写入所述第二片外芯片，实现本申请实施例提供的芯片结构与第一片外芯片以及第二片外芯片之间数据的传输。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种基于芯粒集成的可扩展智能计算芯片结构，其特征在于，所述芯片结构包括中间介质层以及堆叠在所述中间介质层上的I/O芯粒、内存接口芯粒、RISC-V控制芯粒以及至少一个计算芯粒堆叠组；其中，所述计算芯粒堆叠组的数量可根据算力需求进行配置；
所述I/O芯粒与第一片外芯片互连，用于响应所述计算芯粒堆叠组发出的数据读取请求，接收所述第一片外芯片的第一数据，并将所述第一数据发送至所述计算芯粒堆叠组；
所述内存接口芯粒与第二片外芯片互连，用于响应所述计算芯粒堆叠组发出的数据读取请求，接收所述第二片外芯片的第二数据，并将所述第二数据发送至所述计算芯粒堆叠组；
所述至少一个计算芯粒堆叠组，用于接收第一数据以及所述第二数据，并执行基于所述第一数据以及所述第二数据的计算任务；
所述RISC-V控制芯粒，用于控制所述计算芯粒堆叠组发出所述数据读取请求，并对所述计算任务进行调度。
2.根据权利要求1所述的芯片结构，其特征在于，各所述计算芯粒堆叠组包括一个D2D互连芯粒以及至少一个计算芯粒，其中，所述计算芯粒的数量可根据算力需求进行配置，所述数量为N个，其中N为自然数；
各所述计算芯粒与所述D2D互连芯粒采用3D封装形成垂直堆叠结构，实现各所述计算芯粒之间以及与所述D2D互连芯粒的互连；
所述D2D互连芯粒位于所述垂直堆叠结构的底部，用于实现所述计算芯粒堆叠组之间以及与所述RISC-V控制芯粒、所述I/O芯粒、所述内存接口芯粒的互连；其中，所述D2D互连芯粒用于接收并解析所述RISC-V控制芯粒、所述I/O芯粒以及所述内存接口芯粒发送的数据，并将解析结果发送到相应的计算芯粒进行计算；所述D2D互连芯粒还用于将计算芯粒计算完成的数据组成数据包，发送至所述RISC-V控制芯粒、所述I/O芯粒以及所述内存接口芯粒；其中所述将解析结果发送到相应的计算芯粒是通过所述RISC-V控制芯粒进行调度。
3.根据权利要求1所述的芯片结构，其特征在于，
所述至少一个计算芯粒堆叠组，还用于通过与所述I/O芯粒相邻的计算芯粒堆叠组接收第一数据，以及通过与所述内存接口芯粒相邻的计算芯粒堆叠组接收第二数据，并根据所述RISC-V控制芯粒对所述计算任务进行调度的结果，将所述第一数据以及所述第二数据路由到对应的计算芯粒堆叠组。
4.根据权利要求1所述的芯片结构，其特征在于，各所述计算芯粒堆叠组、所述RISC-V控制芯粒、所述I/O芯粒以及所述内存接口芯粒通过2.5D封装或3D封装实现互连。
5.根据权利要求2所述的芯片结构，其特征在于，各所述计算芯粒与所述D2D互连芯粒均具有若干垂直硅通孔，所述硅通孔用于实现各所述计算芯粒之间以及与所述D2D互连芯粒的互连。
6.根据权利要求1所述的芯片结构，其特征在于，所述中间介质层包含若干RDL金属线，所述RDL金属线用于实现各所述计算芯粒堆叠组之间以及与所述RISC-V控制芯粒、所述I/O芯粒、所述内存接口芯粒之间数据和控制信号的相互传输。
7.根据权利要求6所述的芯片结构，其特征在于，
所述RISC-V控制芯粒包括第一D2D互连接口，所述D2D互连芯粒与所述第一D2D互连接口通过所述RDL金属线进行数据和控制信号的相互传输，实现所述计算芯粒堆叠组与所述RISC-V控制芯粒之间的互连。
8.根据权利要求6所述的芯片结构，其特征在于，
所述I/O芯粒包括第二D2D互连接口，所述D2D互连芯粒与所述第二D2D互连接口通过所述RDL金属线进行数据和控制信号的相互传输，实现所述计算芯粒堆叠组与所述I/O芯粒之间的互连。
9.根据权利要求6所述的芯片结构，其特征在于，
所述内存接口芯粒包括第三D2D互连接口，所述D2D互连芯粒与所述第三D2D互连接口通过所述RDL金属线进行数据和控制信号的相互传输，实现所述计算芯粒堆叠组与所述内存接口芯粒之间的互连。
10.根据权利要求1所述的芯片结构，其特征在于，
所述I/O芯粒还用于响应所述计算芯粒堆叠组发出的数据写入请求，从所述计算芯粒堆叠组读取第三数据，并将所述第三数据写入所述第一片外芯片；
所述内存接口芯粒还用于响应所述计算芯粒堆叠组发出的数据写入请求，从所述计算芯粒堆叠组读取第四数据，并将所述第四数据写入所述第二片外芯片。
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