CN117393501A - 一种半导体结构及其制造方法 - Google Patents

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Abstract

本申请公开了一种半导体结构及其制造方法。制造方法包括：刻蚀衬底以在衬底内形成多个沟槽与多个有源区。回拉刻蚀氮化掩模层并去除氧化掩模层。在有源区表面的边缘区域上形成保护层，以使保护层能遮挡有源区的表面。在沟槽表面形成氧化层并在沟槽内填充屏蔽栅。基于上述制造方法及其制造的半导体结构，可以通过保护层以及氮化掩模层完全遮挡有源区的表面，确保在形成氧化层时有源区的表面不会暴露在热氧环境中，避免有源区的表面被氧化而产生鸟嘴效应从而保证有源区的表面的平坦性，降低了后续工艺的难度并提高了工艺效果，进而提高了半导体结构的器件性能。

Description

一种半导体结构及其制造方法
技术领域
本申请涉及集成电路技术领域，具体涉及一种半导体结构及其制造方法。
背景技术
随着半导体技术的发展，CMOS（Complementary Metal Oxide Semiconductor，互补金属氧化物半导体）芯片得到了广泛的应用，CMOS芯片可以构建现代数字电路，从而实现预设的功能。例如，CMOS芯片可以作为显示设备的驱动电路。
在CMOS芯片中，一般由多个MOSFET（Metal-Oxide-Semiconductor Field-EffectTransistor，金属-氧化物-半导体场效应晶体管）构成，并通过MOSFET之间的连接，实现不同的电路功能。
屏蔽栅沟槽（Shielded Gate Trench，SGT）MOSFET是一种性能良好的MOSFET，具有较低的导通电阻、较低的栅漏电容和较高的耐压等性能优势，因此，在中低压功率器件中获得了广泛的应用。由此，如何优化SGT MOSFET的制造工艺或结构，以提高CMOS芯片的性能是本领域技术人员亟待解决的技术问题。
发明内容
有鉴于此，本申请实施例提供了一种半导体结构及其制造方法，下面对本申请实施例涉及的各个方面进行介绍。
本申请实施例的第一方面提供了一种制造半导体结构的方法，方法包括：在衬底的表面上形成缓冲层、氮化层以及氧化掩模层。刻蚀衬底，以在衬底上形成多个沟槽，其中，衬底的表面未被刻蚀的区域形成有源区。回拉刻蚀氮化层，以使氮化层沿远离沟槽的方向内缩。去除氧化掩模层，去除过程中，缓冲层沿远离沟槽的方向内缩。在有源区上形成保护层，其中，保护层至少覆盖有源区靠近沟槽的一侧与氮化层的侧壁之间的区域。在沟槽的表面形成氧化层并在沟槽内填充屏蔽栅。
优选地，在有源区上形成保护层的步骤包括：基于氮化层的厚度形成保护层，以使保护层覆盖氮化层的上表面。
优选地，在有源区上形成保护层的步骤包括：基于有源区上的台阶结构形成保护层，以使保护层的轮廓与台阶结构匹配，其中，台阶结构包括氮化层的上表面、氮化层的侧壁以及有源区中未被氮化层覆盖的部分表面。
优选地，在有源区上形成保护层，包括：采用氧化物气相沉积工艺，在沟槽表面形成第一氧化物层并在有源区上形成第二氧化物层。采用氧化物湿法刻蚀工艺，去除第一氧化物层以及部分第二氧化物层，以形成保护层。
优选地，在有源区上形成保护层，包括：基于预设工艺参数执行氧化物气相沉积工艺以及氧化物湿法刻蚀工艺，其中，预设工艺参数至少包括氧化物沉积量以及氧化物刻蚀量。
优选地，方法还包括：确定氧化物候选沉积量。基于氧化物候选沉积量采用氧化物气相沉积工艺进行测试，以确定测试结果，其中，测试结果包括第一氧化物层的第一测试厚度以及第二氧化物层的第二测试厚度。响应于第一测试厚度以及第二测试厚度满足预设要求，将氧化物候选沉积量作为预设工艺参数中的氧化物沉积量。
优选地，方法还包括：根据第一氧化物层的厚度以及第二氧化物层的厚度，确定预设工艺参数中的氧化物去除量，其中，氧化物去除量大于或等于第一氧化物层的厚度，以使刻蚀后的第二氧化物层能遮挡有源区的表面。
优选地，在沟槽表面形成氧化层包括：采用炉管热氧化工艺，在沟槽表面形成氧化层，其中，沟槽表面暴露在热氧化环境中，有源区被保护层遮挡未暴露在热氧化环境。采用氧化物气相沉积工艺，在氧化层的表面形成第三氧化物层，其中，第三氧化物层以及氧化层用于隔离屏蔽栅。
本申请实施例的第二方面提供了一种半导体结构，半导体结构包括：衬底以及设置在沟槽内的有屏蔽栅，其中，衬底内设置有多个沟槽，衬底的未设置沟槽的表面形成多个有源区。有源区的表面呈现为平坦界面，平坦界面是通过在氧化工艺中采用保护层遮挡有源区的表面的方式形成的，保护层用于遮挡有源区的表面，以避免有源区的表面暴露于氧化环境中。
本申请实施例的第三方面提供了一种半导体结构，半导体结构包括：衬底，其中，衬底内设置有多个沟槽，衬底的未设置沟槽的表面形成多个有源区。设置在有源区上的缓冲层。设置在缓冲层上的氮化层，其中，氮化层以及缓冲层的宽度小于有源区的宽度。以及设置在有源区上的保护层，其中，保护层至少覆盖有源区靠近沟槽的一侧与氮化层的侧壁之间的区域。
本申请实施例提供了一种半导体结构及其制造方法，基于以上设计，对氮化掩模层进行回拉刻蚀后，沟槽、有源区的表面以及氮化掩模层可以形成台阶结构，在多晶硅气相沉积时，台阶结构可以减少多晶硅沉积气体在沟槽与有源区连接处的堆积，从而避免多晶硅气流因在沉积时于沟槽与有源区连接处提前闭合导致隔离栅内部形成空洞区域，保证屏蔽栅的性能。此外，意想不到的技术效果是，有源区的表面在相关氧化工艺中被保护层包裹，以保证有源区的表面不会暴露在热氧环境中，从而保证了有源区的表面的平坦性，降低了后续工艺的难度并提高了工艺效果，进而提高了半导体结构的器件性能。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是一种CMOS芯片的结构示意图。
图2是衬底上的层级结构图。
图3是形成沟槽后的半导体结构图。
图4是回拉刻蚀氮化层后的半导体结构图。
图5是去除氧化掩模层后的半导体结构图。
图6是存在鸟嘴状氧化层的半导体结构图。
图7是存在鸟嘴状氧化层的半导体结构的显微示意图。
图8是本申请是实施例提供的一种设置有保护层的半导体结构图。
图9是本申请是实施例提供的另一种设置有保护层的半导体结构图。
图10是设置有保护层的半导体结构氧化后的显微示意图。
图11是本申请一示例性实施例提供的半导体结构制造方法的示例性流程图。
图12是设置有保护层的半导体形成氧化层后的半导体结构图。
图13是形成屏蔽栅后的半导体结构图。
图14是氧化物沉积后的半导体结构图。
图15是设置有保护层的半导体器件图。
图16是本申请一示例性实施例提供的氧化物沉积量确定方法的示例性流程图。
其中，10、CMOS芯片；20、AA截面；110、衬底；111、衬底表面；112、衬底底面；120、沟槽；130、有源区；131、边缘区域；132、暴露区域；140、控制栅；150、屏蔽栅；160、掺杂层；170、金属导线；180、源极电极；190、漏极电极；211、缓冲层；212、氮化层；213、氧化掩模层；220、台阶结构；231、氧化层；232、鸟嘴状氧化层；240、保护层；240’、保护层；250、第一氧化物层；260、第二氧化物层。
具体实施方式
为了更清楚地说明本申请实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其它类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。
如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其它的步骤或元素。
示例性CMOS芯片
图1是一种CMOS芯片的结构示意图。
CMOS芯片10可以是一种能实现预设功能的半导体器件。其中，CMOS芯片10内可以集成设置多个半导体结构，并通过对各个半导体结构的串并联，实现各类门电路单元，从而CMOS芯片10集成数字电路以实现对应的预设功能。例如，CMOS芯片10可以被配置为图像传感器，并被应用在数码相机和其他电子光学设备中，用于将光学图像转换成电子信号。再例如，CMOS芯片10还可以被配置为显示面板的驱动电路，为各个像素单元提供合适的驱动信号。
为进一步描述CMOS芯片10内部结构，图1中还呈现了CMOS芯片10在AA处的AA截面20。其中，AA截面20中可以包括多个SGT-MOSFET半导体结构的切面。
如图1所示，AA截面20呈现的半导体结构可以包括衬底110、沟槽120、有源区130、控制栅140、屏蔽栅150。其中，沟槽120在衬底110上形成，衬底110中未形成沟槽120的部分形成有源区130。控制栅140以及屏蔽栅150设置在沟槽120中。
在实际应用时，可以在有源区130内掺杂P离子和/或N离子，并通过金属导线170与源极电极180连接，从而使源极电极180可以作为半导体结构的源极。衬底110可以在远离沟槽120的一侧（衬底底面112）掺杂与有源区130对应的离子形成掺杂层160，例如，如果有源区130内掺杂P离子，则掺杂层160掺杂有N离子，反之亦然。掺杂层160可以与漏极电极190连接，从而使漏极电极190可以作为半导体结构的漏极。控制栅140可以与外部信号源连接，控制栅140作为半导体结构的栅极。衬底110本身可以为单晶硅，作为半导体结构的偏移层。
需要说明的是，图1仅是一种SGTMOSFET的结构示例，在实际中SGTMOSFET的具体结构可以根据实际情况调整。例如，如图1所示，部分沟槽120可以仅设置屏蔽栅150，以提高屏蔽栅150的电学性能。
相关技术中氧化层形成过程
在图1所示的半导体结构的制备过程中，为在衬底110内形成沟槽120，一般需要在衬底表面111沉积多层材料，再对衬底110及设置在衬底表面111的多层材料进行刻蚀，从而形成多个沟槽。
沟槽120的形成过程请参阅图2、图3。其中，图2为衬底110上的层级结构图，图3为形成沟槽120后的半导体结构图。
在一种可能的实施方式中，可以先在单晶硅衬底110的衬底表面111上依次形成缓冲层211、氮化层212以及氧化掩模层213，从而形成如图2所示的层级结构。
在一种可能的实施方式中，可以对图2所示的层级进行刻蚀，在衬底110内形成多个沟槽120，从而形成如图3所示的半导体结构。
如图3所示，在图3所示的半导体结构中，衬底110内开设有多个沟槽120，衬底110的衬底表面111未被刻蚀的区域可以形成有源区130。缓冲层211、氮化层212以及氧化掩模层213中与沟槽120位置对应的部分被去除，仅保留在有源区130上方。
在相关技术中，可以基于图3所示的半导体结构进行多晶硅沉积以形成屏蔽栅。在实际制备时，上述工艺可能导致多晶硅在沟槽的表面中靠近有源区的部分表面（记作侧壁）提前闭合，从而导致屏蔽栅内部未被多晶硅填满，形成空洞，影响半导体器件的性能。
具体地，在图3所示的半导体结构中，有源区130的上方的器件表面（具体为氧化掩模层213的上表面）与沟槽120的侧壁呈90°夹角且未设置缓冲/导流结构。在进行多晶硅气相沉积时，从有源区130上方进入沟槽120的沉积气流可能堆积在沟槽120的侧壁，从而导致沟槽120侧壁处的多晶硅沉积更快，进而可能使多晶硅提前闭合沟槽开口，在沟槽120内部形成空洞。
为避免上述情况，在一些可能的实施例中，可以对有源区130上方的多层结构进行内缩，从而形成台阶结构，对从有源区130上方进入沟槽120的沉积气流进行导流并扩大开孔，从而避免多晶硅提前闭合沟槽开口。
台阶的形成过程可以参见图4、图5。其中，图4是回拉刻蚀氮化层后的半导体结构图。图5是去除氧化掩模层后的半导体结构图。
在一种可能的实施方式中，可以基于氮化层212的材料，对图3所述的半导体结构进行回拉刻蚀，以使氮化层212沿远离沟槽120的方向相对于有源区130内缩，从而形成如图4所示的半导体结构。此时，氮化层212的上下表面分别被氧化掩模层213以及缓冲层211覆盖，当进行湿法刻蚀时，氮化层212的侧壁被刻蚀从而使氮化层212内缩，进而使氮化层212在水平方向的宽度小于有源区130的宽度。具体图如图4中的局部放大图所示，氮化层212在水平方向相对于有源区130内凹的区域可以记作边缘区域131。
在一种可能的实施方式中，可以基于氧化掩模层213的材料，对图4所述的半导体结构进行氧化物刻蚀，以去除氧化掩模层213并使缓冲层211内缩，而形成如图5所示的半导体结构。其中，氧化掩模层213与缓冲层211均为氧化物（如氧化硅），被同时刻蚀，氧化掩模层213完全暴露于刻蚀环境中被去除，缓冲层211的侧壁暴露于刻蚀环境中而内缩。此时，有源区130表面靠近沟槽120的部分区域未被缓冲层211遮挡。如图5中的局部放大图所示，有源区130表面未被缓冲层211遮挡的区域可以记作暴露区域132。考虑到缓冲层211内缩幅度一般较大，则暴露区域132一般大于边缘区域131。
在图5所示的半导体结构中，氮化层212的上表面、氮化层212的侧壁以及有源区130的部分表面（如边缘区域131）形成台阶结构220。
在实际半导体器件中，屏蔽栅与衬底之间需要设置一层进行隔离的氧化层。当图5所示的半导体结构基于氧化工艺（如热炉管氧化）形成时，有源区中未被覆盖的部分表面会产生鸟嘴状氧化层，从而导致有源区表面不平坦，影响后续工艺的执行，进而影响成品半导体器件的性能。其中，关于不平坦有源区对半导体器件的影响主要体现在以下几个方面：
第一、在后续工艺中，需要对有源区进行离子注入，从而形成离子阱。基于不平坦的有源区，离子阱中离子分布也会不均匀，从而影响使用时NP离子的移动情况，进而影响半导体器件的性能。
第二、有源区在后续工艺中还需要通过金属导线与源极电极连接。该过程中，需要先在有源区上形成凹槽，再基于凹槽形成金属导线。不平坦的有源区会影响前述凹槽的形成，进而影响金属导线的形成，从而降低半导体结构的良品率。
鸟嘴状氧化层的形成过程可以参见图6、图7。其中，图6是存在鸟嘴状氧化层的半导体结构图。图7是存在鸟嘴状氧化层的半导体结构的显微示意图。
在一种可能的实施方式中，可以将图5所示的半导体结构置于氧化环境中，以使半导体结构中暴露在外的衬底被氧化形成氧化硅层，而形成如图6所示的半导体结构。其中，半导体结构中沟槽120表面以及有源区130中未被缓冲层211覆盖的部分表面（如暴露区域132）暴露在氧化环境中，从而形成氧化硅层。其中，在沟槽120表面形成的氧化硅层记作氧化层231，暴露区域132形成的氧化硅层记作鸟嘴状氧化层232。
如图6及其局部放大图所示，鸟嘴状氧化层232可以形成在暴露区域132。其中，鸟嘴状氧化层232可以指基于鸟嘴效应形成的氧化层。鸟嘴状氧化层232可以在有源区130被缓冲层211遮挡的部分区域开始形成，并在垂直方向逐渐变大，以填充氮化层212与有源区130之间的空隙。在一些情况中，鸟嘴状氧化层232的一端可以与氮化层212接触，从而使在氮化层212与鸟嘴状氧化层232之间形成空洞区域（void）。
在传统的硅的氧化过程中，氧化环境可以扩散穿越已生长的氧化物（或氮化物的区域）并向其它方向上扩散。其中，一些氧原子纵向扩散进入硅，另一些氧原子横向扩散，这样就造成氮化物掩模下有着轻微的侧壁氧化生长。由于氧化层比消耗的硅更厚，所以在掩模层下的鸟嘴状氧化层232靠近沟槽120的边缘会逐渐抬高。
为进一步描述图6所示的半导体器件，结合图7所示的电子显微图像可知。如图7所示，有源区130在图3中虚线圆形区域内，存在明显的坡度。尤其在图7中存在面积小于氮化层的缓冲层，进而导致鸟嘴状氧化层232造成的坡度更为明显。
基于上述图6以及图7所示的鸟嘴状氧化层232，会影响半导体结构的后续工艺并对半导体结构的性能造成影响。其中，鸟嘴状氧化层232的形成会消耗有源区130，从而使有源区130的表面（尤其是边缘）不平坦。在后续工艺中，鸟嘴状氧化层232会被去除，从而直接暴露出不平坦有源区130，从而影响半导体结构的性能。
综上所示，在前述的相关技术中，如果不形成台阶结构，在沟槽内填充多晶硅时，可能导致多晶硅在凹槽开口处提前闭合，从而导致屏蔽栅内存在空洞区域，影响屏蔽栅性能。如果形成台阶结构，在后续氧化工艺中，有源区表面暴露的部分会形成鸟嘴状氧化层，影响有源区表面的平坦度。
设置有保护层的示例性半导体结构
为解决上述技术问题，本申请提供一种设置有保护层的半导体结构。
设置有保护层的半导体结构请参见图8-10。其中，图8、图9是两种设置有保护层的半导体结构图，图10是图8所示的半导体结构氧化后的显微示意图。
如图8所示的半导体结构可以基于图5所示的半导体结构形成。由此，图8所示的半导体结构可以包括衬底110、沟槽120、有源区130、缓冲层211、氮化层212以及保护层240。
如图8所示，沟槽120设置在衬底110内，衬底110表面未形成沟槽120的区域形成有源区130。缓冲层211以及氮化层212依次设置在有源区130上且缓冲层211以及氮化层212的在有源区130上的投影面积小于有源区130的面积。其中，投影面积可以指沿图中垂直方向投影后，投影对象在水平方面上的面积大小（也可以理解为投影对象在水平方向的最大面积），具体在图中可以表现为在水平方向上的宽度。以使氮化层212的上表面、氮化层212的侧壁以及有源区130的边缘区域131形成台阶结构220（如图5所示）。其中，宽度可以反映图中水平方向的尺寸。保护层240可以设置在有源区上并至少覆盖有源区130靠近沟槽120的一侧与氮化层212的侧壁之间的区域（如边缘区域131）。
在一些实施例中，保护层240的基于外源性氧化物或氮化物形成。即可以通过气相沉积等方式形成保护层240。例如，当保护层240为氧化物时，可以通过基于TEOS（(Tetraethyl orthosilicate，正硅酸乙酯）的氧化物气相沉积工艺形成。其中，考虑到氧化物相对于氮化物形成难度与去除难度均较小。本申请的后续实施例以氧化物保护层进行后续说明。
保护层至少覆盖边缘区域131可以理解为保护层可以仅覆盖边缘区域131，保护层240还可以覆盖有源区130上的其他区域（如氮化层212的上表面）。其中，保护层仅覆盖边缘区域131可以参见图9中的保护层240’。图8中的保护层240覆盖了边缘区域131以及氮化层212的上表面。
基于上述保护层，当将图8/图9所示的半导体结构置于氧化环境中时，有源区130被保护层240（或保护层240’与氮化层212的组合）完全覆盖，不会暴露在氧化环境中。此时，仅沟槽120的表面暴露于氧化环境中。所形成的氧化硅层也仅包含形成在沟槽120内部的氧化层，不会出现鸟嘴状氧化层。从而保证了有源区130表面的平坦程度，方便执行后续工艺。
需要说明的是，考虑到在实际制备时，缓冲层211的内缩量一般大于氮化层212，为保证工艺的可靠性将保护层240至少覆盖边缘区域131。当缓冲层211的内缩量小于氮化层212时（即缓冲层211的尺寸大于氮化层212的尺寸），保护层240也可以覆盖有源区130靠近沟槽120的一侧与缓冲层211的侧壁之间的区域。此外，当缓冲层211的内缩量一般大于氮化层212时，即使保护层没有与缓冲层211的侧壁连接，从而存在空洞区域，有源区130也完全被保护层240（或保护层240’与氮化层212的组合）完全覆盖，不会暴露在氧化环境中。
为进一步描述图8所示的半导体器件在后续氧化工艺后的情况，结合图10所示的电子显微图像可知。如图10所示，半导体结构仅在沟槽120表面形成了氧化层231，且在有源区130处不存在图7所示的坡度以及鸟嘴状氧化层232，有源区130可以在图10中呈现为平坦界面。
基于上述半导体结构，本申请至少能实现如下技术效果：
第一、在半导体结构中，氮化层相对于有源区内缩，形成了台阶结构。能够对沉积气体进行导流并扩大沟槽的开孔，从而避免多晶硅在沟槽靠近有源区的内壁处提前闭合，保证了隔离栅中不存在空洞区域，进而保证了隔离栅性能。
第二、有源区的表面被保护层遮挡，以保证在相关氧化工艺中有源区不会暴露于氧化环境中，从而避免形成鸟嘴状氧化物，保证了有源区表面的平坦程度，降低了后续工艺的难度并提高了工艺效果，进而提高了半导体结构的器件性能。具体地，有源区离子注入工艺中，本申请提供的有源区具有平坦的表面，从而使离子阱中离子分布较为均匀，提高影响半导体结构的性能。此外，再有源区金属导线制备工艺中，平坦的有源区方便形成放置金属导线的凹槽，从而保证了金属导线的良品率。
第三、基于前述有源区被保护层覆盖，在沟槽表面形成氧化层的工艺中则可以选用氧化工艺，进而保证隔离栅与衬底之间氧化层的厚度，提供了隔离栅与衬底之间的电学性质，从而提高半导体器件的器件性能。
示例性半导体结构制造方法
为进一步说明图8所示的半导体结构的制造方法，本申请还提供了一种制造半导体结构的方法。其中，图11是本申请一示例性实施例提供的半导体结构制造方法的示例性流程图。
如图11所示，半导体结构制造方法（也可以称为制造半导体结构的方法）P300可以包括如下步骤：
S310、在衬底的表面上形成缓冲层、氮化层以及氧化掩模层。其中，S310可以用于形成图2所示的半导体结构。
S320、采用刻蚀工艺在衬底上形成多个沟槽，其中，衬底表面未被刻蚀的区域形成有源区。其中，S320可以基于图2所示的半导体结构形成图3所示的半导体结构。
S330、回拉刻蚀氮化层，以使氮化层沿远离沟槽的方向内缩。其中，S330可以基于图3所示的半导体结构形成图4所示的半导体结构。
S340、去除氧化掩模层。去除过程中，缓冲层沿远离沟槽的方向内缩。其中，S340可以基于图4所示的半导体结构形成图5所示的半导体结构。
S350、在有源区上形成保护层，其中，保护层至少覆盖有源区靠近沟槽的一侧与氮化层的侧壁之间的区域。S350可以基于图5所示的半导体结构形成图8（或图9）所示的半导体结构。
S360、在沟槽的表面形成氧化层并在沟槽内填充屏蔽栅。其中，S360可以先基于图8所示的半导体结构形成图12所示的半导体结构。再基于图12所示的半导体结构形成图13所示的半导体结构。图12为设置有保护层的半导体形成氧化层后的半导体结构图。图13为形成屏蔽栅后的半导体结构图。
请参阅图2、11所示，在一些实施例中，S310可以将单晶硅基板作为衬底110，并通过在衬底110的表面依次形成缓冲层211、氮化层212以及氧化掩模层213，以得到图2所示的半导体结构。
氮化层212可以是一种基于氮化硅的掩膜层，可以在沟槽填充的过程中保护有源区130，还可以在表面平坦时充当抛光的阻挡材料。缓冲层211可以基于氧化硅形成，能用于缓冲氮化层212与衬底110之间的应力，从而沉积氮化层212。氧化掩模层213可以基于氧化硅形成，能用于保护氮化层212。
在一些实施例中，在S310中缓冲层211可以基于氧化工艺/氧化物气相沉积形成。氮化层212可以在缓冲层211上基于氮化物气相沉积形成。氧化掩模层213以在氮化层212上基于氧化物气相沉积形成。具体地，在S310中，可以先将衬底110的衬底表面111暴露于高温氧化环境（如温度1000～2000℃且包含氧化气氛的环境）中，形成缓冲层211。再通过氮化硅气相沉积（如低压化学气相沉积）在缓冲层211上形成氮化层212。再通过氧化硅气相沉积（如低压化学气相沉积TEOS）或其他技术（如高宽深比制程（High aspect ratio process，HARP））在氮化层212上形成氧化掩模层213。
在一些实施例中，氧化掩模层213的厚度一般为0Å-5000Å，氮化层212的厚度一般为0Å-2000Å。
在后续步骤S340中，需要去除氧化掩模层213，此时缓冲层211的侧壁会暴露于氧化物刻蚀环境中并被刻蚀。为避免在去除氧化掩模层213时，将缓冲层211彻底去除，进而导致氮化层212脱落。氧化掩模层213的厚度小于厚度阈值上限，以使氧化掩模层213被去除时，仍保留部分缓冲层211，其中，厚度阈值上限基于有源区130的尺寸确定。例如，厚度阈值上限一般小于有源区130的宽度的一半。示例性地，如有源区130宽度为0.8um（即8000Å）时，氧化掩模层213的厚度可为2000Å以避免氮化层212剥离。在一些实施例中，缓冲层211的厚度一般为70Å-500Å。
请参阅图3、11所示，在一些实施例中，S320可以基于光刻胶掩模对图2所示的半导体结构进行刻蚀，去除沟槽120对应区域的缓冲层211、氮化层212、氧化掩模层213以及部分衬底，从而在衬底110上形成多个沟槽120，以得到图3所示的半导体结构。其中，光刻胶掩模可以设置在氧化掩模层213上，光刻胶掩模可以包括与沟槽120对应的透过区域以及与有源区130对应的遮挡区域。基于光刻胶掩模进行刻蚀时，光刻胶掩模的透过区域可以透过刻蚀试剂，从而形成沟槽120。刻胶掩模的遮挡区域可以阻挡刻蚀试剂，从而保护部分缓冲层211、氮化层212、氧化掩模层213以及衬底110的部分表面，进而形成有源区130。刻胶掩模的透过区域与遮挡区域可以基于部分曝光形成。
仅作为一种示例，在S320中，可以包括如下步骤：
首先，对氧化掩模层213的表面进行预处理，以便于提升光刻胶在氧化掩模层213上的粘附性。具体地，可以先去除氧化掩模层213表面的污染物，如颗粒物、有机物、工艺残余、可动离子以及水蒸气等等。再对衬底110进行预烤烘至预设温度（例如100～200℃）。最后在氧化掩模层213上旋涂增附剂如六甲基二硅氮烷，以增加后续涂覆光刻胶的粘附性，并将衬底110冷却至室温。
接着，在氧化掩模层213上旋涂光刻胶，并通过曝光形成光刻胶掩模层。具体地，可以先氧化掩模层213上旋涂光刻胶，以形成光刻胶层。再在光刻胶层上放置与有源区130对应的光阻层版，通过光阻层版对光刻胶进行曝光。再利用光刻胶层中光照部分和非光照部分产生溶解性的差异形成透过区域与遮挡区域。再对光刻胶层进行固化/定影形成光刻胶掩模层。例如，可以通过电子束对光刻胶层进行曝光。将衬底110浸没在显影液如碱性水溶液或有机溶剂中，溶解曝光区域，以使未曝光区域作为光刻胶掩模层中的遮挡区域。在进行电子束曝光后还利用定影液对所述曝光区域进行定影并通过加温烘烤使光刻胶掩模层更加牢固地粘附在氧化掩模层213上。
接着，基于氧化掩模层213刻蚀衬底110、缓冲层211、氮化层212、氧化掩模层213。一般可以先通过如等离子气体和强腐蚀性的化学物质刻蚀与透过区域对应的部分缓冲层211、氮化层212、氧化掩模层213，从而在衬底110上形成与沟槽120对应的刻蚀孔。再沿着刻蚀孔继续刻蚀衬底110，从而形成多个沟槽120。其中，沟槽120的深度一般为1000Å～2000Å，宽深比一般为1:4～1:10。
最后，利用有机溶剂或对去胶液将光刻胶溶解腐蚀。此时，衬底110上形成多个沟槽120，未形成沟槽120的衬底表面可以作为有源区130。缓冲层211、氮化层212、氧化掩模层213仅保留在有源区130上。
请参阅图4、11所示，在一些实施例中，S330可以对图3所示的半导体结构进行氮化物刻蚀，使氮化层212的侧壁暴露于刻蚀环境中，从而使氮化层212沿远离沟槽120的方向内缩，以得到图4所示的半导体结构。其中，氮化物刻蚀环境一般可以为热磷酸环境。
如图4所示，在回拉刻蚀后，氮化层212在有源区130上的垂直投影无法完全覆盖有源区130，氮化层212的投影在有源区130表面无法覆盖的区域可以记作边缘区域131。
请参阅图5、11所示，在一些实施例中，S340可以对图4所示的半导体结构进行氧化物刻蚀，去除氧化掩模层213并使缓冲层211的侧壁暴露于刻蚀环境中，从而使缓冲层211沿远离沟槽120的方向内缩，以得到图5所示的半导体结构。其中，氧化物刻蚀环境一般可以基于氢氟酸（HF）构建。
如图5所示，在回拉刻蚀后，缓冲层211无法完全覆盖有源区130的表面，有源区130表面未被缓冲层211覆盖的区域可以记作暴露区域132。若不设置保护层，暴露区域132处会形成鸟嘴状氧化层。
考虑到在实际制造过程中，缓冲层211的回缩量一般大于氮化层212的回缩量，暴露区域132一般大于前述边缘区域131。此外，基于前述S330以及S340，图5中的半导体结构还可以包括由氮化层212的上表面、氮化层212的侧壁以及边缘区域131形成台阶结构220。
请参阅图8、11所示，在一些实施例中，S350可以对图5所示的半导体结构进行氧化物沉积，在有源区130上形成保护层240，以得到图8所示的半导体结构。
在一些实施例中，在形成保护层240，可以基于氮化层212的厚度形成保护层240，以使保护层240覆盖氮化层212的上表面。由此，可以在后续氧化工艺中，氮化层212不会暴露在氧化环境中，避免氮化层212的表面形成氮氧化硅杂质，从而保证了氮化层212的厚度并简化了工艺。其中，当氮化层212直接暴露于氧化环境中时，氮化硅会被氧化形成氮氧化硅。厚度约为氧化层的1/20左右，造成氮化硅厚度减薄。并且由于氮氧化硅的蚀刻率与氮化物以及氧化硅均不同，会在后续工艺需要单独去除，增加了工艺的复杂性。
在一些实施例中，为保证前述台阶结构220在气相沉积时的导流作用，在形成保护层240时，可以基于有源区110上的台阶结构220形成保护层240，以使保护层240的轮廓与台阶结构220匹配。
保护层240的轮廓与台阶结构220匹配可以理解为保护层240的轮廓对台阶结构220的导流作用较小。其中，保护层240的轮廓变化趋势与台阶结构220一致。即保护层240越靠近有源区130，其水平尺寸越大。例如，保护层240可以沿着台阶结构220沉积，从而使保护层240的轮廓可以呈现为边缘平滑化的台阶结构220（如图8所示）。
在一些实施例中，在前述S350可以基于气相沉积工艺与刻蚀工艺的组合实现。即在执行S350时，可以先对图5所示的半导体结构进行氧化物气相沉积，以得到图14所示的半导体结构。再对图14所示的半导体结构进行执行刻蚀工艺，以得到图8所示的半导体结构。其中，图14为氧化物沉积后的半导体结构图。
请参见图14，在一些实施例中，当对图5所示的半导体结构进行氧化物气相沉积时，半导体结构的边缘可能沉积有氧化物。其中，沉积在沟槽120表面的氧化物可以记作第一氧化物层250，沉积在有源区130上的氧化物可以记作第二氧化物层260。其中，S350中的氧化物沉积工艺可以与前述氧化掩模层213的形成工艺一致，在此不做赘述。
基于气相沉积工艺的性质，半导体结构的外部区域（如有源区130处）更容易与沉积气体接触与反应，从而可以使第二氧化物层260的厚度明显大于第一氧化物层250的厚度。由此，在后续湿法刻蚀工艺中，可以基于第一氧化物层250的厚度进行湿法刻蚀，从而在消除第一氧化物层250时，仅去除部分第二氧化物层260，并基于剩余的第二氧化物层260形成保护层240。
在一些实施例中，为基于第一氧化物层250与第二氧化物层260的保护层240的预设要求（保护层240能遮挡有源区130的表面）。上述S350可以基于预设工艺参数执行。即可以基于预设工艺参数执行氧化物气相沉积工艺以及氧化物湿法刻蚀工艺，其中，预设工艺参数至少包括氧化物沉积量以及氧化物刻蚀量。
氧化物沉积量可以指氧化物气相沉积工艺中，氧化物的总沉积量。例如，可以体现为第一氧化物层250的厚度与第二氧化物层260的厚度的和。在一些实施例中，氧化物沉积量也可以体现为第一氧化物层250与第二氧化物层260的厚度比以及实现该厚度比的工艺参数（如沉积总量、沉积气压等）。
在一些实施例中，第一氧化物层250与第二氧化物层260的厚度比可以基于工艺参数调整，一般可以为1:2~1:5。其中，优选第一氧化物层250与第二氧化物层260的厚度比为1:3。关于氧化物候选沉积量的确定方法可以参见图8及其相关描述，在此不做赘述。
在一些实施例中，当完成氧化物沉积形成第一氧化物层250与第二氧化物层260后，可以执行氧化物湿法刻蚀工艺，以得到图8所示的半导体器件，其中，氧化物湿法刻蚀工艺的参数可以基于第一氧化物层250的厚度以及第二氧化物层260的厚度确定。
在一些实施例中，可以根据第一氧化物层250的厚度以及第二氧化物层260的厚度，确定预设工艺参数中的氧化物去除量，其中，氧化物去除量大于或等于第一氧化物层250的厚度。即基于氧化物去除量执行氧化物湿法刻蚀工艺时，氧化物去除量可以直接体现为氧化物湿法刻蚀工艺中刻蚀环境的试剂量。
例如，第一氧化物层250的厚度可以为1000Å，第二氧化物层260可以为3000Å，则氧化物去除量可以选取能完全去除第一氧化物层250，且不暴露有源区130的刻蚀参数。示例性地，可以选取氧化物去除量为1200Å。
在一些实施例中，考虑到气相沉积的性质，基于第一氧化物层250与第二氧化物层260而成的保护层240可以呈现为蘑菇状结构。其中，蘑菇状的保护层240存在水平面积大于有源区130的面积的位置，并在靠近有源区130处水平面积略大于有源区130的水平面积。整体与蘑菇的伞盖形状类似。
在一些实施例中，蘑菇状结构相对于有源区130突出的位置可以在氧化工艺中减小或消除。即在后续S360中，对沟槽120表面进行氧化时，氧化层231可以相对于沟槽120表面凸起，从而减少蘑菇状结构相对于有源区130突出。
请参阅图11-13所示，在一些实施例中，S360可以先对图8所示的半导体结构进行氧化，在沟槽120的表面形成氧化层231，以得到图12所示的半导体结构。再对图12所示的半导体结构进行多晶硅沉积，在沟槽120内填充屏蔽栅150，以得到图13所示的半导体结构。
如图12所示，在对图8所示的半导体结构进行氧化后，沟槽120的表面可以形成氧化层231，且有源区130处不存在鸟嘴状氧化层232。其中，氧化层231可以包括沟槽120表面的硅被氧化后形成的氧化硅薄膜。
在一些实施例中，前述S360中在沟槽120表面形成氧化层231可以采用炉管热氧化工艺实现。此时，沟槽120的表面暴露在热氧化环境中，从而在沟槽120的表面形成氧化层231。而有源区130被保护层240遮挡未暴露在热氧化环境，从而避免被氧化，不会在有源区130表面鸟嘴状氧化层232，以使有源区130的表面形成平坦界面。
在一些实施例中，为加厚衬底110与屏蔽栅150之间的氧化绝缘层，以提高屏蔽栅150与衬底110之间的电性屏蔽能力。可以形成氧化层231后的半导体结构可以执行氧化物气相沉积工艺，在氧化层231的表面再形成一层氧化物层。
氧化物层可以指采用氧化物气相沉积技术形成的氧化硅层。区别于氧化层，氧化物层的硅是外源性的（即在注入TEOS沉积气体时，通过TEOS引入了外源性硅元素并反应形成氧化硅）。
在一些实施例中，在氧化物气相沉积工艺过程中，沉积在氧化层231的表面的氧化物层可以记作第三氧化物层，沉积在保护层240处的氧化物层因为制备工艺与保护层240相同可以视为保护层240的一部分。其中，氧化层231的厚度一般为300Å-6000Å，第三氧化物层的厚度一般为150Å-10000Å。
如图13所示，在形成氧化层231后，可以在半导体结构在沟槽120内填充多晶硅，从而形成屏蔽栅150。此时，沟槽120内设置有屏蔽栅150，且在沟槽120与屏蔽栅150之间存在氧化绝缘层（如氧化层231）。
屏蔽栅150是SGT-MOSFET的重要结构。屏蔽栅150一般设置在沟槽120内。在工作时，屏蔽栅150可以在反向电压下平衡漂移区（未掺杂的衬底110）电荷，以降低漂移区的电阻率，从而降低器件的比导通电阻和栅极电荷。
在一些实施例中，在SGT-MOSFET或CMOS芯片中，屏蔽栅150一般仅设置在沟槽120的部分区域（如图1所示），以使沟槽120的剩余区域可以集成控制栅。在形成屏蔽栅150时，屏蔽栅150的填充区域可以大于部分区域，并在后续工艺中回刻屏蔽栅150，从而使沟槽120存在集成控制栅的剩余区域。
在一些实施例中，在SGT-MOSFET或CMOS芯片中，部分沟槽120可以仅设置屏蔽栅150，而不设置控制栅。则在后续工艺中，无需对该部分沟槽120进行回刻。
在一些实施例中，可以基于多晶硅气相沉积工艺实现S360中的屏蔽栅150填充工艺。其中，多晶硅气相沉积工艺指采用气相沉积的技术形成硅填充层的技术。在形成屏蔽栅150是可以将硅烷（SiH4）作为多晶硅的前体气体进行沉积，以使硅烷分解，以在沟槽120内形成多晶硅沉积层作为屏蔽栅150。
考虑到气相沉积技术是对半导体结构本身执行的，半导体结构的裸露表面均可形成多晶硅沉积层。即多晶硅沉积层不仅在沟槽120内沉积，还沉积在保护层240上方。为形成屏蔽栅150，可以在气相沉积后对多晶硅沉积层进行平坦化处理。
在一些实施例中，在形成屏蔽栅150时，可以先采用多晶硅气相沉积工艺，形成多晶硅沉积层。再采用干法刻蚀工艺和/或化学机械研磨工艺，以保护层240作为停止层，磨平多晶硅沉积层，以使磨平后的多晶硅沉积层形成屏蔽栅150。
在一些实施例中，为去除沟槽120之外的多晶硅沉积层，可以以保护层240作为停止层，磨平多晶硅沉积层。其中，可以采用干法刻蚀工艺和/或化学机械研磨工艺执行磨平操作。其中，硅干法刻蚀工艺一般选取三氟化氯ClF3、氟气F2、氯气Cl2等酸性气体刻蚀。化学机械研磨（ChemicalMechanicalPolishing，CMP）可以是一种基于化学刻蚀与机械研磨的复合工艺，具体可以通过研磨液与研磨头实现平坦化。
由此，在上述半导体结构的制造方法得到的半导体结构中，半导体结构可以包括衬底以及设置在沟槽内的有屏蔽栅。其中，衬底内设置有多个沟槽，衬底的未设置沟槽的表面形成多个有源区。有源区的表面呈现为平坦界面，平坦界面是通过在氧化工艺中采用保护层遮挡有源区的表面的方式形成的，保护层用于遮挡有源区的表面，以避免有源区的表面暴露于氧化环境中。
可以包括沟槽以及与沟槽对应的有源区。其中，沟槽内设置有屏蔽栅。有源区的表面呈现为平坦界面，平坦界面是通过在氧化工艺中采用保护层遮挡有源区的表面的方式形成的，保护层用于遮挡有源区的表面，以避免有源区的表面暴露于氧化环境中。
在一些实施例中，基于前述图13所示的半导体结构可以执行后续工艺，从而得到包含多个半导体结构的半导体器件（如图1所示的CMOS芯片10）。
仅作为一种示例，图13所示的半导体结构的后续制备工艺可以包括如下步骤：
首先，回刻至少部分屏蔽栅，以去除部分多晶硅并形成容纳控制栅的凹槽。其中，对屏蔽栅的回刻可以基于光刻胶执行，未被光刻胶遮挡的屏蔽栅被刻蚀。光刻胶可以遮挡半导体器件中未设置控制栅的部分沟槽。
接着，去除有源区上的保护层、缓冲层以及氮化层。其中，对保护层、缓冲层以及氮化层的去除工艺可以与前述回刻工艺一同执行。
接着，对衬底进行离子注入。其中，衬底上的有源区以及衬底底面可以注入离子以形成对应类型的离子阱。其中，有源区可以进行多层掺杂，可以先进行P型离子注入，进行一步执行N+型离子注入。衬底底面注入的离子与有源区的离子阱对应，从而在垂直方向上形成PN结结构。
最后，将半导体结构与外部信号连接。具体地，可以在有源区形成金属导线，以使有源区与源极电极连接。可以将衬底地面与漏极电极连接。可以将控制栅与栅极电极连接，从而形成图1所示的半导体结构，进而形成图1所述的CMOS芯片10。
在前述工艺中，为保证半导体器件的电学性质，一般在半导体器件的边缘处的有源区可以不进行掺杂，而在上面填充绝缘材料以作为边缘绝缘层，实现与外部环境的电性隔离。在一些实施例中，考虑到保护层、缓冲层以及氮化层均具有绝缘特征，在前述步骤可以不对该边缘处的有源区执行，以使有源区上保留有保护层、缓冲层以及氮化层保留，并与绝缘材料一起形成半导体器件的边缘绝缘层。
由此，本申请还提供一种保留有保护层的半导体器件图。具体请参阅图15所示的半导体器件。
如图15所示，图15中半导体器件的结构与前述图1中CMOS芯片10中AA截面20处的结构类似。主要区别在于以下两点：
第一、图15中在半导体器件的器件边缘处的有源区上保留了有前述保护层、缓冲层以及氮化层，而未设置金属导线。
第二、图15中半导体器件的部分屏蔽栅被回刻。即控制栅可以只设置在部分屏蔽栅中。
示例性氧化物沉积量确定方法
为进一步说明前述图14所示的半导体结构。本申请还提供一种氧化物沉积量确定方法。其中，图16是本申请一示例性实施例提供的氧化物沉积量确定方法的示例性流程图。
如图16所示，流程P400可以包括以下步骤：
S410，确定氧化物候选沉积量。
氧化物候选沉积量可以指在氧化物气相沉积工艺中，氧化物的理想沉积量。在一些实施例中，可以包括氧化物候选沉积总量以及氧化物沉积比例（即厚度比）。
S420，基于氧化物候选沉积量采用氧化物气相沉积工艺进行测试，以确定测试结果。其中，测试结果包括第一氧化物层的第一测试厚度以及第二氧化物层的第二测试厚度。
在一些实施例中，S420可以基于S410确定的氧化物候选沉积量进行测试。具体的，可以基于氧化物候选沉积总量确定进行测试的氧化物沉积总量，基于氧化物沉积比例调整工艺参数。
在一些实施例中，在测试完成后可以对半导体结构进行切片处理，并基于切片结果采用电子显微镜技术生成测试结果。测试结果可以基于切片结果的显微图像的图像信息确定。
S430，响应于第一测试厚度以及第二测试厚度满足预设要求，将氧化物候选沉积量作为预设工艺参数中的氧化物沉积量。
在一些实施例中，当测试后的第一测试厚度以及第二测试厚度满足预设要求可以视为完成测试，可以基于该工艺参数作为实际应用时的工艺参数。若不满足预设要求，则可以重新选取氧化物候选沉积量并重新测试直到满足要求。其中，预设要求包括当基于第一测试厚度对第二测试厚度的第二氧化物层260进行刻蚀时，刻蚀后的第二氧化物层260能遮挡有源区130的表面。
在一些实施例中，当将氧化物候选沉积量作为预设工艺参数中的氧化物沉积量，可以基于S420中检测到的第一测试厚度以及第二测试厚度分别作为第一氧化物层250以及第二氧化物层260的厚度，以执行对应的氧化物湿法刻蚀工艺。
基于本申请提供的保护层生成方法，可以基于气相沉积形成保护层，并在参数上敢保证保护层能遮挡有源区的表面。此外，本申请基于气相沉积的特性生成了蘑菇状的保护层，无需对保护层的形状进行特殊加工，保护层即具有导流作用，方便后续多晶硅的填充。
上述所有可选技术方案，可采用任意结合形成本申请的可选实施例，在此不再一一赘述。
综上所示，本说明书实施例提供的半导体结构及其制造方法可能带来的有益效果包括但不限于：
第一、在半导体结构中，氮化层相对于有源区内缩，形成了台阶结构。能够对沉积气体进行导流并扩大沟槽的开孔，从而避免多晶硅在沟槽靠近有源区的内壁处提前闭合，保证了隔离栅中不存在空洞区域，进而保证了隔离栅性能。此外，保护层可以基于台阶结构形成，以使保护层轮廓与台阶结构匹配，仍具有导流作用。
第二、有源区的表面被保护层遮挡，以保证在相关氧化工艺中有源区不会暴露于氧化环境中，从而避免形成鸟嘴状氧化物，保证了有源区表面的平坦程度，降低了后续工艺的难度并提高了工艺效果，进而提高了半导体结构的器件性能。具体地，有源区离子注入工艺中，本申请提供的有源区具有平坦的表面，从而使离子阱中离子分布较为均匀，提高影响半导体结构的性能。此外，再有源区金属导线制备工艺中，平坦的有源区方便形成放置金属导线的凹槽，从而保证了金属导线的良品率。
第三、基于前述有源区被保护层覆盖，在沟槽表面形成氧化层的工艺中则可以选用氧化工艺，进而保证隔离栅与衬底之间氧化层的厚度，提供了隔离栅与衬底之间的电学性质，从而提高半导体器件的器件性能。可选地，沟槽表面的氧化层可以采用氧化工艺与氧化物沉积工艺形成，从而形成一个较厚的氧化层，提高氧化层的绝缘特征。同时，为在氧化层内集成控制栅提供了可能。
第四、保护层可以基于气相沉积形成，并巧妙利用不同区域的气相沉积量不同的性质，通过简单的气相沉积与刻蚀工艺即可形成。不涉及高精度转印等复杂操作，制备方法简单。此外，保护层本身基于气相沉积形成，具有更好的导流形态。
需要说明的是，前述有益效果时基于创造性的劳动得到的意想不到的技术效果，本领域技术人员无法基于现有技术实现。此外，本申请中不同实施例可能产生的有益效果不同，在不同的实施例里，可能产生的有益效果可以是以上任意一种或几种的组合，也可以是其他任何可能获得的有益效果。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
需要说明的是，在本申请的描述中，术语“第一”、“第二”、“第三”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换等，均应包含在本申请的保护范围之内。

Claims (10)

1.一种制造半导体结构的方法，其特征在于，所述方法包括：
在衬底的表面上形成缓冲层、氮化层以及氧化掩模层；
采用刻蚀工艺在所述衬底上形成多个沟槽，其中，所述衬底表面未被刻蚀的区域形成有源区；
回拉刻蚀所述氮化层，以使所述氮化层沿远离所述沟槽的方向内缩；
去除所述氧化掩模层，所述去除过程中，所述缓冲层沿远离所述沟槽的方向内缩；
在所述有源区上形成保护层，以使所述保护层至少覆盖所述有源区靠近沟槽的一侧与所述氮化层的侧壁之间的区域；
在所述沟槽的表面形成氧化层并在所述沟槽内填充屏蔽栅。
2.根据权利要求1所述的方法，其特征在于，所述在所述有源区上形成保护层的步骤包括：
基于所述氮化层的厚度形成所述保护层，以使所述保护层覆盖所述氮化层的上表面。
3.根据权利要求2所述的方法，其特征在于，所述在所述有源区上形成保护层的步骤包括：
基于所述有源区上的台阶结构形成所述保护层，以使所述保护层的轮廓与所述台阶结构匹配，其中，所述台阶结构包括所述氮化层的上表面、所述氮化层的侧壁以及所述有源区中未被所述氮化层覆盖的部分表面。
4.根据权利要求1所述的方法，其特征在于，所述在所述有源区上形成保护层，包括：
采用氧化物气相沉积工艺，在所述沟槽的表面形成第一氧化物层并在所述有源区上形成第二氧化物层；
采用氧化物湿法刻蚀工艺，去除所述第一氧化物层以及部分所述第二氧化物层，以形成所述保护层。
5.根据权利要求4所述的方法，其特征在于，所述在所述有源区上形成保护层，包括：
基于预设工艺参数执行所述氧化物气相沉积工艺以及所述氧化物湿法刻蚀工艺，其中，所述预设工艺参数至少包括氧化物沉积量以及氧化物刻蚀量。
6.根据权利要求5所述的方法，其特征在于，还包括：
确定氧化物候选沉积量；
基于所述氧化物候选沉积量采用所述氧化物气相沉积工艺进行测试，以确定测试结果，其中，所述测试结果包括所述第一氧化物层的第一测试厚度以及所述第二氧化物层的第二测试厚度；
响应于所述第一测试厚度以及所述第二测试厚度满足预设要求，将所述氧化物候选沉积量作为所述预设工艺参数中的氧化物沉积量。
7.根据权利要求5所述的方法，其特征在于，还包括：
根据所述第一氧化物层的厚度以及所述第二氧化物层的厚度，确定所述预设工艺参数中的氧化物去除量，其中，所述氧化物去除量大于或等于所述第一氧化物层的厚度，以使刻蚀后的第二氧化物层能遮挡所述有源区的表面。
8.根据权利要求1所述的方法，其特征在于，所述在所述沟槽的表面形成氧化层，包括：
采用炉管热氧化工艺，在所述沟槽的表面形成氧化层，其中，所述沟槽的表面暴露在热氧化环境中，所述有源区被所述保护层遮挡未暴露在热氧化环境；以及
采用氧化物气相沉积工艺，在所述氧化层的表面形成第三氧化物层，其中，所述第三氧化物层以及所述氧化层用于隔离所述屏蔽栅。
9.一种半导体结构，其特征在于，所述半导体结构包括：
衬底，其中，所述衬底内设置有多个沟槽，所述衬底的未设置所述沟槽的表面形成多个有源区；以及
设置在所述沟槽内的屏蔽栅；
其中，所述有源区的表面呈现为平坦界面，所述平坦界面是通过在氧化工艺中采用保护层遮挡所述有源区的表面的方式形成的，所述保护层用于遮挡所述有源区的表面，以避免所述有源区的表面暴露于氧化环境中。
10.一种半导体结构，其特征在于，所述半导体结构包括：
衬底，其中，所述衬底内设置有多个沟槽，所述衬底的未设置所述沟槽的表面形成多个有源区；
设置在所述有源区上的缓冲层；
设置在所述缓冲层上的氮化层，其中，所述氮化层以及所述缓冲层在所述有源区上的投影面积小于所述有源区的面积；以及
设置在所述有源区上的保护层，其中，所述保护层至少覆盖所述有源区靠近沟槽的一侧与所述氮化层的侧壁之间的区域。
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