CN117353718A - 适用于高速高精度采样的栅压自举开关电路 - Google Patents
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Abstract
本发明提供的适用于高速高精度采样的栅压自举开关电路，包括：两级反向器链以及改进型栅压自举开关结构时序模块；所述两级反向器链通过使能信号将输入第一时钟信号生成延时信号；所述改进型栅压自举开关结构时序模块在所述延时信号的延时下，通过正反馈的方式改变MOS管导通电阻，以及减小延时信号寄生电容的方式，改变信号的传递时间。在本发明中，通过将接输出节点的两个大尺寸开关管的栅端移走，降低了输出节点的寄生电容，提高了信号传输速度，同时在信号传输环路中引入正反馈通路，进一步加快了信号传输速度。
Description
技术领域
本发明属于数模混合集成电路设计领域，具体涉及一种适用于高速高精度采样的栅压自举开关电路。
背景技术
随着信息技术的发展，模数转换器(Analog to Digital Converter，，简称ADC)的应用日益广泛。在诸如雷达、超宽带通信系统、高性能数字示波器等产品中，模数转换器的速度性能通常是整个系统性能的瓶颈，因此高速ADC的研究备受重视。
采样保持电路(Sample and Hold Circuits，简称S/H)是模数转换电路、信号读出电路等模拟电路中的关键模块，其性能特性直接影响整个系统的性能特性，对高速高精度采样保持电路的研究具有重要意义，栅压自举开关是实现高速高精度采样保持电路的关键。
发明内容
为了改变传统栅压自举开关栅端寄生电容过大的问题，本发明提供了一种适用于高速高精度采样的栅压自举开关电路。
本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种适用于高速高精度采样的栅压自举开关电路，包括：两级反向器链以及改进型栅压自举开关结构时序模块；
所述两级反向器链通过使能信号将输入第一时钟信号生成延时信号；
所述改进型栅压自举开关结构时序模块在所述延时信号的延时下，通过正反馈的方式改变MOS管导通电阻，以及减小延时信号寄生电容的方式，改变信号的传递时间。
可选地，所述两级反向器链包括：NMOS管Mn13-Mn15、PMOS管Mp5-Mp7；所述PMOS管Mp5的栅极、NMOS管Mn13的栅极、以及第一时钟信号(SHCLKB)连接；PMOS管Mp5的漏极、NMOS管Mn13的漏极、PMOS管Mp6的栅极、NMOS管Mn14的栅极相连；PMOS管Mp6的漏极与PMOS管Mp7的源极连接；PMOS管Mp6的源极、PMOS管Mp5的源极、以及电源电压(AVDD)相连；NMOS管Mn14的漏极、NMOS管Mn15的漏极、PMOS管Mp7的漏极、以及延时信号(SHCLKB_DELAY)相连接；NMOS管Mn13的源极、NMOS管Mn14的源极、NMOS管Mn15的源极接地；NMOS管Mn15的栅极连接使能信号(pwrd)。
可选地，所述改进型栅压自举开关结构时序模块包括：NMOS管Mn1-Mn12、PMOS管Mp1-Mp4、电容C1-C3、以及反向器(inv0)；
所述电容C1的第一端、NMOS管Mn1的源极、NMOS管Mn2的栅极、NMOS管Mn3的栅极连接；所述电容C1的第二端、延时信号(SHCLKB_DELAY)以及反向器(inv0)的第一端相连；NMOS管Mn1的栅极与NMOS管Mn2的源极连接；NMOS管Mn2的栅极、NMOS管Mn1的源极、NMOS管Mn3的栅极连接；NMOS管Mn1的漏极、NMOS管Mn2的漏极、NMOS管Mn3的漏极、PMOS管Mp1的源极、以及电源电压(AVDD)相连；所述电容C2的第二端与反向器(inv0)的第二端相连；电容C2的第一端、NMOS管Mn1的栅极、NMOS管Mn2的源极连接；电容C3的第一端、NMOS管Mn3的源极、PMOS管Mp2的源极、PMOS管Mp4的源极相连；电容C3的第二端、NMOS管Mn8的源极、NMOS管Mn6的漏极、NMOS管Mn9的源极连接；NMOS管Mn4的栅极、NMOS管Mn6的栅极、NMOS管Mn7的栅极、以及延时信号(SHCLKB_DELAY)相连；NMOS管Mn4的漏极、NMOS管Mn8的漏极、PMOS管Mp4的栅极、PMOS管Mp2的栅极、NMOS管Mn10的漏极；NMOS管Mn4的源极、以及第一时钟信号(SHCLKB)相连接；PMOS管Mp4的源极连接PMOS管Mp2的源极；PMOS管Mp4的漏极、NMOS管Mn8的栅极、NMOS管Mn5的漏极、NMOS管Mn9的栅极相连；NMOS管Mn5的源极连接NMOS管Mn7的漏极；NMOS管Mn5的栅极连接电源电压(AVDD)；NMOS管Mn7的源极、NMOS管Mn6的源极、NMOS管Mn12的源极均接地；PMOS管Mp1的栅极、NMOS管Mn10的栅极与第二时钟信号(SHCLK)相连，PMOS管Mp1的漏极、PMOS管Mp2的栅极、NMOS管Mn10的漏极相连；PMOS管Mp2的漏极连接输出信号(BSTCLK)；NMOS管Mn9的漏极与输入信号(VIN)相连；PMOS管Mp3的栅极、NMOS管Mn12的栅极、以及第一时钟信号(SHCLKB)相连；PMOS管Mp3的漏极、NMOS管Mn11的源极、NMOS管Mn12的漏极相连接；NMOS管Mn11的漏极、PMOS管Mp2的漏极、以及输出信号(BSTCLK)相连；NMOS管Mn11的栅极连接电源电压(AVDD)。
可选地，所述改进型栅压自举开关结构时序模块分为三种工作模式：复位阶段，保持阶段和采样阶段。
可选地，当所述改进型栅压自举开关结构时序模块的工作模式为复位阶段时，使能信号(pwrd)为高电平，输出信号(BSTCLK)和第二时钟信号(SHCLK)信号变化趋势一致，高速高精度采样的栅压自举开关电路不工作。
可选地，当所述改进型栅压自举开关结构时序模块的工作模式为保持阶段时，第二时钟信号(SHCLK)为低电平，使能信号(pwrd)为低电平，电容C3上级板被充电至电源电压(AVDD)，电容C3下级板被拉低至低电平，电容C3上储存的电压为电源电压(AVDD)，输出信号(BSTCLK)的电压为电源电压(AVDD)。
可选地，当所述改进型栅压自举开关结构时序模块的工作模式为采样阶段时，第二时钟信号(SHCLK)为高电平，使能信号(pwrd)为低电平，电容C3下级板被充电至输入信号(VIN)，电容C3上极板电压被拉高至VIN+AVDD，输出信号(BSTCLK)的电压为VIN+AVDD。
有益效果：
本申请实施例中，通过将接输出节点的两个大尺寸开关管的栅端移走，降低了输出节点的寄生电容，提高了信号传输速度，同时在信号传输环路中引入正反馈回路，进一步加快了信号传输速度。
以下将结合附图及对本发明做进一步详细说明。
附图说明
图1为传统栅压自举开关电路的结构图；
图2为本发明实施例提供的适用于高速高精度采样的栅压自举开关电路结构图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
图1为传统栅压自举开关电路的结构图，在所述传统栅压自举开关电路中栅压自举开关时序包括：保持阶段，采样阶段。
保持阶段时钟信号SHCLK为低电平，首先在SHCLK为低电平时，电容C1下极板为高电平，C2下极板为低电平，假设所有电容在电路启动前两端电压都为0，由于电容两端电压不能突变的特性，那么C1上极板为高电平，Mn2导通，将C2上级板充电到AVDD，此时C1两端电压为0，而C2两端电压为AVDD，同时Mn3和Mn6也导通，C3上极板电压为AVDD，下极板电压为0，此时SHCLKB为高电平，Mn10，Mn11均导通，输出节点BSTCLK为低电平，Mn8和Mn9关断。SHCLK为低电平，Mp4导通，Mn7关断，Mp1栅端被拉到高电平，Mp1关断，此时C3上下极板无放电通路，C3两端电压维持在AVDD。
采样阶段SHCLK为高电平，电容C1下极板为低电平，C2下极板为高电平，由于电容两端电压不能突变的特性，C1上极板为低电平，Mn2关断。C2上极板电压为2AVDD，Mn1导通，C1上级板充电到AVDD，Mn2关闭，此时C1和C2两端电压均为AVDD，Mn3和Mn6关断，C3两端电压还是保持AVDD。SHCLKB为低电平，Mp2导通，Mn10源极节点被充电至AVDD，Mn10关断。在SHCLKB从高电平变为低电平时，SHCLKB_DELAY信号还是高电平，Mn5暂时导通，将Mp1栅端拉到低电平并使其导通，BSTCLK被拉到高电平，Mn8和Mn9导通，C3下极板电压升高至VIN，SHCLK为高电平，Mp4关断，Mn7导通，此时C3电荷没有泄放通道，所以C3上极板的电压为VIN+AVDD，而这个电压会传到输出点BSTCLK，实现了将最终输出的栅源电压固定在AVDD附近。
而采用图1栅压自举开关电路会存在栅压自举开关栅端寄生电容过大的问题。为了解决上述问题，本发明实施例提供了一种适用于高速高精度采样的栅压自举开关电路。图2为本发明实施例提供的适用于高速高精度采样的栅压自举开关电路结构图，如图2所示包括：两级反向器链以及改进型栅压自举开关结构时序模块；
两级反向器链通过使能信号将输入第一时钟信号生成延时信号；
改进型栅压自举开关结构时序模块在延时信号的延时下，通过正反馈的方式改变MOS管导通电阻，以及减小延时信号寄生电容的方式，改变信号的传递时间。
本发明实施例提供的适用于高速高精度采样的栅压自举开关电路，包括：两级反向器链以及改进型栅压自举开关结构时序模块；两级反向器链通过使能信号将输入第一时钟信号生成延时信号；改进型栅压自举开关结构时序模块在延时信号的延时下，通过正反馈的方式改变MOS管导通电阻，以及减小延时信号寄生电容的方式，改变信号的传递时间。在本实施例中，通过将接输出节点的两个大尺寸开关管的栅端移走，降低了输出节点的寄生电容，提高了信号传输速度，同时在信号传输环路中引入正反馈通路，进一步加快了信号传输速度。
可选地，两级反向器链包括：NMOS管Mn13-Mn15、PMOS管Mp5-Mp7；PMOS管Mp5的栅极、NMOS管Mn13的栅极、以及第一时钟信号(SHCLKB)连接；PMOS管Mp5的漏极、NMOS管Mn13的漏极、PMOS管Mp6的栅极、NMOS管Mn14的栅极相连；PMOS管Mp6的漏极与PMOS管Mp7的源极连接；PMOS管Mp6的源极、PMOS管Mp5的源极、以及电源电压(AVDD)相连；NMOS管Mn14的漏极、NMOS管Mn15的漏极、PMOS管Mp7的漏极、以及延时信号(SHCLKB_DELAY)相连接；NMOS管Mn13的源极、NMOS管Mn14的源极、NMOS管Mn15的源极接地；NMOS管Mn15的栅极连接使能信号(pwrd)。
可选地，改进型栅压自举开关结构时序模块包括：NMOS管Mn1-Mn12、PMOS管Mp1-Mp4、电容C1-C3、以及反向器(inv0)；电容C1的第一端、NMOS管Mn1的源极、NMOS管Mn2的栅极、NMOS管Mn3的栅极连接；电容C1的第二端、延时信号(SHCLKB_DELAY)以及反向器(inv0)的第一端相连；NMOS管Mn1的栅极与NMOS管Mn2的源极连接；NMOS管Mn2的栅极、NMOS管Mn1的源极、NMOS管Mn3的栅极连接；NMOS管Mn1的漏极、NMOS管Mn2的漏极、NMOS管Mn3的漏极、PMOS管Mp1的源极、以及电源电压(AVDD)相连；电容C2的第二端与反向器(inv0)的第二端相连；电容C2的第一端、NMOS管Mn1的栅极、NMOS管Mn2的源极连接；电容C3的第一端、NMOS管Mn3的源极、PMOS管Mp2的源极、PMOS管Mp4的源极相连；电容C3的第二端、NMOS管Mn8的源极、NMOS管Mn6的漏极、NMOS管Mn9的源极连接；NMOS管Mn4的栅极、NMOS管Mn6的栅极、NMOS管Mn7的栅极、以及延时信号(SHCLKB_DELAY)相连；NMOS管Mn4的漏极、NMOS管Mn8的漏极、PMOS管Mp4的栅极、PMOS管Mp2的栅极、NMOS管Mn10的漏极；NMOS管Mn4的源极、以及第一时钟信号(SHCLKB)相连接；PMOS管Mp4的源极连接PMOS管Mp2的源极；PMOS管Mp4的漏极、NMOS管Mn8的栅极、NMOS管Mn5的漏极、NMOS管Mn9的栅极相连；NMOS管Mn5的源极连接NMOS管Mn7的漏极；NMOS管Mn5的栅极连接电源电压(AVDD)；NMOS管Mn7的源极、NMOS管Mn6的源极、NMOS管Mn12的源极均接地；PMOS管Mp1的栅极、NMOS管Mn10的栅极与第二时钟信号(SHCLK)相连，PMOS管Mp1的漏极、PMOS管Mp2的栅极、NMOS管Mn10的漏极相连；PMOS管Mp2的漏极连接输出信号(BSTCLK)；NMOS管Mn9的漏极与输入信号(VIN)相连；PMOS管Mp3的栅极、NMOS管Mn12的栅极、以及第一时钟信号(SHCLKB)相连；PMOS管Mp3的漏极、NMOS管Mn11的源极、NMOS管Mn12的漏极相连接；NMOS管Mn11的漏极、PMOS管Mp2的漏极、以及输出信号(BSTCLK)相连；NMOS管Mn11的栅极连接电源电压(AVDD)。
输入时钟信号SHCLKB经过pwrd信号控制的两级反向器产生延时信号SHCLKB_DELAY，该信号控制Mn4，Mn6和Mn7对电路节点进行放电复位，同时通过控制C1，C2，Mn1，Mn2环路，进而控制Mn3管对C3上级板的充放电，SHCLK信号通过Mp1和Mn10控制Mp2和Mn8，将C3上级板电压进行输出，Mn4通过控制Mp4控制Mn8和Mn9，从而控制C3下级板电压，SHCLKB信号通过Mp3和Mn12控制Mn11的开关，进而控制BSTCLK信号放电通路状态。
进一步地，电路结构利用Mp4和Mn8形成的正反馈结构，在采样阶段使Mn9和Mp2快速导通，信号传递速率加快，同时输出节点BSTCLK的寄生电容比传统结构少了两个大尺寸开关管Mn8和Mn9的栅极电容，信号传递至输出节点的时间更快。
可选地，改进型栅压自举开关结构时序模块分为三种工作模式：复位阶段，保持阶段和采样阶段。
可选地，当改进型栅压自举开关结构时序模块的工作模式为复位阶段时，使能信号(pwrd)为高电平，输出信号(BSTCLK)和第二时钟信号(SHCLK)信号变化趋势一致，高速高精度采样的栅压自举开关电路不工作。
需要说明的是，复位阶段pwrd为高电平，两级反向器链中第二级反向器停止工作，SHCLKB_DELAY信号被拉到低电平，Mn4，Mn6，Mn7被关断，由于没有放电通路，Mp2栅极电压维持在高电平，Mp2关断。在SHCLKB为高电平时，Mn12打开，Mp3关断，Mn11源端被拉低至低电平，Mn11打开，输出端BSTCLK被拉低至低电平；在SHCLKB为低电平时，Mp3打开，Mn12关断，Mn11源端从低电平被拉到高电平，在此期间输出端BSTCLK也会被拉至高电平。在复位阶段，输出信号BSTCLK和SHCLK信号变化趋势一致。
可选地，当改进型栅压自举开关结构时序模块的工作模式为保持阶段时，第二时钟信号(SHCLK)为低电平，使能信号(pwrd)为低电平，电容C3上级板被充电至电源电压(AVDD)，电容C3下级板被拉低至低电平，电容C3上储存的电压为电源电压(AVDD)，输出信号(BSTCLK)的电压为电源电压(AVDD)。
需要说明的是，在本发明实施例中，保持阶段SHCLK为低电平，pwrd信号为低电平，在SHCLK为低电平时，电容C1下极板为高电平，C2下极板为低电平，假设所有电容在电路启动前两端电压都为0，由于电容两端电压不能突变的特性，那么C1上极板为高电平，Mn2导通，将C2上级板充电到VDD，此时C1两端电压为0，而C2两端电压为AVDD，同时Mn3和Mn6也导通，C3上极板电压为AVDD，下极板电压为0，C3两端的电压为AVDD。因为SHCLKB为高电平，Mn7导通，从而Mn5导通，Mn9和Mn8栅端被拉低至低电平，Mn9和Mn8均关断，SHCLK为低电平，Mp1导通，Mp2和Mp4栅端电压均被拉到高电平，Mp2和Mp4关断，此时C3上电荷没有泄放通道，其两端电压维持在AVDD。SHCLKB为高电平，Mn11，Mn12均导通，输出节点BSTCLK为低电平。
可选地，当改进型栅压自举开关结构时序模块的工作模式为采样阶段时，第二时钟信号(SHCLK)为高电平，使能信号(pwrd)为低电平，电容C3下级板被充电至输入信号(VIN)，电容C3上极板电压被拉高至VIN+AVDD，输出信号(BSTCLK)的电压为VIN+AVDD。
具体地，采样阶段SHCLK为高电平时，pwrd信号为低电平，电容C1下极板为低电平，C2下极板为高电平，由于电容两端电压不能突变的特性，C1上极板为低电平，Mn2关断。C2上极板电压为2AVDD，Mn1导通，C1上级板充电到AVDD，Mn2关闭，此时C1和C2两端电压均为AVDD，Mn3、Mn6和Mn7关断，C3两端电压还是保持AVDD。SHCLKB为低电平时，Mp3导通，Mn11源极节点被充电至AVDD，Mn11关断。Mn4在SHCLKB从低电平变为高电平时，栅极电压暂时还维持在高电平，Mn4导通，将Mp2和Mp4栅端电压拉低并使其导通，BSTCLK和Mn9栅端被拉高，Mn8和Mn9导通，Mn8进一步拉低Mp2和Mp4栅端电压，形成正反馈，使信号传递速度上升，同时C3下极板电压升高至VIN，由于C3电荷没有泄放通道，所以C3上极板的电压为VIN+AVDD，而这个电压会传到输出点BSTCLK，实现了将最终输出的栅源电压固定在AVDD附近。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
需要说明的是，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与本公开的一些方面相一致的装置和方法的例子。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图以及公开内容，可理解并实现所述公开实施例的其他变化。在本发明的描述中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外,相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (7)
1.一种适用于高速高精度采样的栅压自举开关电路，其特征在于，包括：两级反向器链以及改进型栅压自举开关结构时序模块；
所述两级反向器链通过使能信号将输入第一时钟信号生成延时信号；
所述改进型栅压自举开关结构时序模块在所述延时信号的延时下，通过正反馈的方式改变MOS管导通电阻，以及减小延时信号寄生电容的方式，改变信号的传递时间。
2.根据权利要求1所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，所述两级反向器链包括：NMOS管Mn13-Mn15、PMOS管Mp5-Mp7；所述PMOS管Mp5的栅极、NMOS管Mn13的栅极、以及第一时钟信号(SHCLKB)连接；PMOS管Mp5的漏极、NMOS管Mn13的漏极、PMOS管Mp6的栅极、NMOS管Mn14的栅极相连；PMOS管Mp6的漏极与PMOS管Mp7的源极连接；PMOS管Mp6的源极、PMOS管Mp5的源极、以及电源电压(AVDD)相连；NMOS管Mn14的漏极、NMOS管Mn15的漏极、PMOS管Mp7的漏极、以及延时信号(SHCLKB_DELAY)相连接；NMOS管Mn13的源极、NMOS管Mn14的源极、NMOS管Mn15的源极接地；NMOS管Mn15的栅极连接使能信号(pwrd)。
3.根据权利要求1所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，所述改进型栅压自举开关结构时序模块包括：NMOS管Mn1-Mn12、PMOS管Mp1-Mp4、电容C1-C3、以及反向器(inv0)；
所述电容C1的第一端、NMOS管Mn1的源极、NMOS管Mn2的栅极、NMOS管Mn3的栅极连接；所述电容C1的第二端、延时信号(SHCLKB_DELAY)以及反向器(inv0)的第一端相连；NMOS管Mn1的栅极与NMOS管Mn2的源极连接；NMOS管Mn2的栅极、NMOS管Mn1的源极、NMOS管Mn3的栅极连接；NMOS管Mn1的漏极、NMOS管Mn2的漏极、NMOS管Mn3的漏极、PMOS管Mp1的源极、以及电源电压(AVDD)相连；所述电容C2的第二端与反向器(inv0)的第二端相连；电容C2的第一端、NMOS管Mn1的栅极、NMOS管Mn2的源极连接；电容C3的第一端、NMOS管Mn3的源极、PMOS管Mp2的源极、PMOS管Mp4的源极相连；电容C3的第二端、NMOS管Mn8的源极、NMOS管Mn6的漏极、NMOS管Mn9的源极连接；NMOS管Mn4的栅极、NMOS管Mn6的栅极、NMOS管Mn7的栅极、以及延时信号(SHCLKB_DELAY)相连；NMOS管Mn4的漏极、NMOS管Mn8的漏极、PMOS管Mp4的栅极、PMOS管Mp2的栅极、NMOS管Mn10的漏极；NMOS管Mn4的源极、以及第一时钟信号(SHCLKB)相连接；PMOS管Mp4的源极连接PMOS管Mp2的源极；PMOS管Mp4的漏极、NMOS管Mn8的栅极、NMOS管Mn5的漏极、NMOS管Mn9的栅极相连；NMOS管Mn5的源极连接NMOS管Mn7的漏极；NMOS管Mn5的栅极连接电源电压(AVDD)；NMOS管Mn7的源极、NMOS管Mn6的源极、NMOS管Mn12的源极均接地；PMOS管Mp1的栅极、NMOS管Mn10的栅极与第二时钟信号(SHCLK)相连，PMOS管Mp1的漏极、PMOS管Mp2的栅极、NMOS管Mn10的漏极相连；PMOS管Mp2的漏极连接输出信号(BSTCLK)；NMOS管Mn9的漏极与输入信号(VIN)相连；PMOS管Mp3的栅极、NMOS管Mn12的栅极、以及第一时钟信号(SHCLKB)相连；PMOS管Mp3的漏极、NMOS管Mn11的源极、NMOS管Mn12的漏极相连接；NMOS管Mn11的漏极、PMOS管Mp2的漏极、以及输出信号(BSTCLK)相连；NMOS管Mn11的栅极连接电源电压(AVDD)。
4.根据权利要求3所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，所述改进型栅压自举开关结构时序模块分为三种工作模式：复位阶段，保持阶段和采样阶段。
5.根据权利要求4所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，当所述改进型栅压自举开关结构时序模块的工作模式为复位阶段时，使能信号(pwrd)为高电平，输出信号(BSTCLK)和第二时钟信号(SHCLK)信号变化趋势一致，高速高精度采样的栅压自举开关电路不工作。
6.根据权利要求4所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，当所述改进型栅压自举开关结构时序模块的工作模式为保持阶段时，第二时钟信号(SHCLK)为低电平，使能信号(pwrd)为低电平，电容C3上级板被充电至电源电压(AVDD)，电容C3下级板被拉低至低电平，电容C3上储存的电压为电源电压(AVDD)，输出信号(BSTCLK)的电压为电源电压(AVDD)。
7.根据权利要求4所述的适用于高速高精度采样的栅压自举开关电路，其特征在于，当所述改进型栅压自举开关结构时序模块的工作模式为采样阶段时，第二时钟信号(SHCLK)为高电平，使能信号(pwrd)为低电平，电容C3下级板被充电至输入信号(VIN)，电容C3上极板电压被拉高至VIN+AVDD，输出信号(BSTCLK)的电压为VIN+AVDD。
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