CN117353263A - 一种超低漏电esd保护电路 - Google Patents
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Abstract
本发明公开了一种超低漏电ESD保护电路，m个抑制对地寄生三极管的隔离N+/P阱ESD二极管D1相互串联构成抑制对地寄生三极管的隔离N+/P阱ESD二极管组，抑制对地寄生三极管的隔离N+/P阱ESD二极管组的阳极与普通ESD二极管D0的阴极连接，普通ESD二极管D0的阳极接地，抑制对地寄生三极管的隔离N+/P阱ESD二极管组的阴极连接低功耗芯片输入管脚，n个抑制对地寄生三极管的隔离P+/N阱ESD二极管D2相互串联构成抑制对地寄生三极管的隔离P+/N阱ESD二极管组，抑制对地寄生三极管的隔离P+/N阱ESD二极管组的阳极连接低功耗芯片输入管脚，抑制对地寄生三极管的隔离P+/N阱ESD二极管组的阴极连接电源VDD。本发明无额外功耗，且实现了超低漏电要求。
Description
技术领域
本发明涉及一种保护电路，特别是一种超低漏电ESD保护电路，属于半导体集成电路技术领域。
背景技术
医疗以及工业应用领域有许多长期检测微弱电流的低功耗应用场景，要求检测放大器既有低功耗，输入端又有着极低的偏置电流，例如在-40℃-85℃范围内的偏置电流绝对值＜5pA。 但是放大器芯片的输入管脚在芯片内部一般会直接接到输入管的栅极，必须有静电放电（ESD）保护措施，以免输入管的栅极被ns级速度放电的静电所产生的高压冲击打坏，常规的ESD保护需要有足够大的ESD保护器件以实现一定等级的ESD保护，如人体模型（Human-Body-mode）2KV用常规的GGNMOS实现ESD保护，在输入3.3V下也会带来100pA左右的漏电，所以在全温度范围保持5pA以下的超低漏电，而且能通过2KV HBM的ESD保护器件成为实现极低偏置电流的关键。
实现超低漏电保护就需要从两个方面考虑，一个是降低工作时接在输入端，产生漏电的结面积和可能的寄生漏电途径；另一方面就是降低工作时ESD器件两端的电压，进而降低ESD器件的漏电水平。降低结面积基本上就是采用单位面积ESD能力最强的器件，通常就是可控硅(SCR)或正偏二极管两类，但是SCR有误触发闩锁的风险一般较少采用，通常还是输入端加入对电源和地的ESD二极管方案比较合适。但是如图6所示的现有技术中，满足2KV HBM的ESD等级的对电源和对地的两个ESD二极管在较高的电压仍然无法达到 5pA这样的超低漏电水平。另一方面，如图7所示，降低ESD管两端的电压在现有技术中有专利CN111404135B提出了一种实现方法，即用电路实现，加入电压跟随器检测输入电压，然后提供给输入端接入的ESD管的另外一端中间电压，从而实现该ESD管两端近似零偏置电压。这种方案虽然较好的解决了超低漏电的问题， 然后也有一个弊端那就是额外的电压跟随器消耗了功耗，在低功耗的电流检测应用中就无法满足对功耗的要求。
发明内容
本发明所要解决的技术问题是提供一种超低漏电ESD保护电路，无需额外电路消耗芯片功耗且达到了工作时的超低漏电性能。
为解决上述技术问题，本发明所采用的技术方案是：
一种超低漏电ESD保护电路，包含一个普通ESD二极管D0、m个抑制对地寄生三极管的隔离N+/P阱ESD二极管D1和n个抑制对地寄生三极管的隔离P+/N阱ESD二极管D2，其中m≥1，n≥1，m个抑制对地寄生三极管的隔离N+/P阱ESD二极管D1相互串联构成抑制对地寄生三极管的隔离N+/P阱ESD二极管组，抑制对地寄生三极管的隔离N+/P阱ESD二极管组的阳极与普通ESD二极管D0的阴极连接，普通ESD二极管D0的阳极接地，抑制对地寄生三极管的隔离N+/P阱ESD二极管组的阴极连接低功耗芯片输入管脚，n个抑制对地寄生三极管的隔离P+/N阱ESD二极管D2相互串联构成抑制对地寄生三极管的隔离P+/N阱ESD二极管组，抑制对地寄生三极管的隔离P+/N阱ESD二极管组的阳极连接低功耗芯片输入管脚，抑制对地寄生三极管的隔离P+/N阱ESD二极管组的阴极连接电源VDD。
进一步地，所述抑制对地寄生三极管的隔离N+/P阱ESD二极管D1采用深槽隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管或者PN结隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管。
进一步地，所述深槽隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管包含P型衬底、N型埋层、P型外延层、衬底的P+有源区引出、深槽隔离、第一底部接触N型埋层的深N阱的表面引出N+有源区、第一阳极P阱的P+有源区引出端、第一阳极P阱中的阴极N+有源区引出端和浅槽隔离，N型埋层注入在P型衬底的上侧中间，P型外延层生长在P型衬底和N型埋层的上侧，第一阳极P阱中的阴极N+有源区引出端设置在P型外延层表面中间，衬底的P+有源区引出设置在P型外延层表面两端，深槽隔离、第一底部接触N型埋层的深N阱的表面引出N+有源区和第一阳极P阱的P+有源区引出端按照由外向内的顺序依次设置在衬底的P+有源区引出和第一阳极P阱中的阴极N+有源区引出端之间的P型外延层上，衬底的P+有源区引出、深槽隔离、第一底部接触N型埋层的深N阱的表面引出N+有源区、第一阳极P阱的P+有源区引出端和第一阳极P阱中的阴极N+有源区引出端之间通过浅槽隔离分隔。
进一步地，所述PN结隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管包含P型衬底、N型埋层、P型外延层、衬底的P+有源区引出、第二底部接触N型埋层的深N阱的表面引出N+有源区、第二阳极P阱的P+有源区引出端、第二阳极P阱中的阴极N+有源区引出端和浅槽隔离，N型埋层注入在P型衬底的上侧中间，P型外延层生长在P型衬底和N型埋层的上侧，第二阳极P阱中的阴极N+有源区引出端设置在P型外延层表面中间，衬底的P+有源区引出设置在P型外延层表面两端，第二底部接触N型埋层的深N阱的表面引出N+有源区和第二阳极P阱的P+有源区引出端按照由外向内的顺序依次设置在衬底的P+有源区引出和第二阳极P阱中的阴极N+有源区引出端之间的P型外延层上，衬底的P+有源区引出、第二底部接触N型埋层的深N阱的表面引出N+有源区、第二阳极P阱的P+有源区引出端和第二阳极P阱中的阴极N+有源区引出端之间通过浅槽隔离分隔，第二底部接触N型埋层的深N阱的表面引出N+有源区和第二阳极P阱的P+有源区引出端之间的浅槽隔离的下侧由N阱和深N阱形成横向侧壁隔离。
进一步地，所述第二底部接触N型埋层的深N阱的表面引出N+有源区和第二阳极P阱的P+有源区引出端之间的间距≥6um。
进一步地，所述抑制对地寄生三极管的隔离P+/N阱ESD二极管D2采用深槽隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管或者PN结隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管。
进一步地，所述深槽隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管包含P型衬底、N型埋层、P型外延层、衬底的P+有源区引出、深槽隔离、深槽隔离内的阴极N阱的N+有源区引出端、阴极N阱中的阳极P+有源区引出端和浅槽隔离，N型埋层注入在P型衬底的上侧中间，P型外延层生长在P型衬底和N型埋层的上侧，阴极N阱中的阳极P+有源区引出端设置在P型外延层表面中间，衬底的P+有源区引出设置在P型外延层表面两端，深槽隔离和深槽隔离内的阴极N阱的N+有源区引出端按照由外向内的顺序依次设置在衬底的P+有源区引出和阴极N阱中的阳极P+有源区引出端之间的P型外延层上，衬底的P+有源区引出、深槽隔离、深槽隔离内的阴极N阱的N+有源区引出端和阴极N阱中的阳极P+有源区引出端之间通过浅槽隔离分隔。
进一步地，所述PN结隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管包含P型衬底、N型埋层、P型外延层、衬底的P+有源区引出、底部接触到N型埋层的深N阱的表面引出、阴极N阱中的阳极P+有源区引出端和浅槽隔离，底部接触到N型埋层的深N阱的表面引出同时也是阴极的N+有源区引出端，N型埋层注入在P型衬底的上侧中间，P型外延层生长在P型衬底和N型埋层的上侧，阴极N阱中的阳极P+有源区引出端设置在P型外延层表面中间，衬底的P+有源区引出设置在P型外延层表面两端，底部接触到N型埋层的深N阱的表面引出设置在衬底的P+有源区引出和阴极N阱中的阳极P+有源区引出端之间的P型外延层上，衬底的P+有源区引出、底部接触到N型埋层的深N阱的表面引出和阴极N阱中的阳极P+有源区引出端之间通过浅槽隔离分隔，衬底的P+有源区引出和底部接触到N型埋层的深N阱的表面引出之间的浅槽隔离的下侧由N阱和深N阱形成横向侧壁隔离。
进一步地，所述衬底的P+有源区引出和底部接触到N型埋层的深N阱的表面引出之间的间距≥5um。
进一步地，所述深槽隔离中的填充为氧化硅或氧化硅的多晶硅，深槽隔离的深度在10-30um。
本发明与现有技术相比，具有以下优点和效果：
1、本发明的超低漏电ESD保护电路无额外功耗，通过能够实现抑制衬底PNP的一系列隔离型的ESD二极管串联实现了每个二极管漏电的减小，实际测试本专利可以实现2KVHBM同时-40-85℃、<5pA的超低漏电要求；
2、本发明利用隔离ESD二极管器件本身的隔离设计，抑制了二极管到衬底地之间存在的寄生的PNP的漏电，可以实现多级串联，在保持ESD泄放能力的基础上，每一级二极管本身两端的压降降低，从而实现漏电的降低；
3、本发明提出的技术方案无需增加额外任何电路结构，是一种非常高效，低成本的解决超低漏电的ESD保护的创新方案，非常适合于检测极低电流的低功耗产品应用。
附图说明
图1是本发明的一种超低漏电ESD保护电路的示意图。
图2是本发明的深槽隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管的示意图。
图3是本发明的PN结隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管的示意图。
图4是本发明的深槽隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管的示意图。
图5是本发明的PN结隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管的示意图。
图6是现有技术1的高压端口ESD保护电路示意图。
图7是现有技术2的示意图。
具体实施方式
为了详细阐述本发明为达到预定技术目的而所采取的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清晰、完整地描述，显然，所描述的实施例仅仅是本发明的部分实施例，而不是全部的实施例，并且，在不付出创造性劳动的前提下，本发明的实施例中的技术手段或技术特征可以替换，下面将参考附图并结合实施例来详细说明本发明。
如图1所示，本发明的一种超低漏电ESD保护电路，包含一个普通ESD二极管D0、m个抑制对地寄生三极管的隔离N+/P阱ESD二极管D1和n个抑制对地寄生三极管的隔离P+/N阱ESD二极管D2，其中m≥1，n≥1，m个抑制对地寄生三极管的隔离N+/P阱ESD二极管D1相互串联构成抑制对地寄生三极管的隔离N+/P阱ESD二极管组，抑制对地寄生三极管的隔离N+/P阱ESD二极管组的阳极与普通ESD二极管D0的阴极连接，普通ESD二极管D0的阳极接地，抑制对地寄生三极管的隔离N+/P阱ESD二极管组的阴极连接低功耗芯片输入管脚Input，n个抑制对地寄生三极管的隔离P+/N阱ESD二极管D2相互串联构成抑制对地寄生三极管的隔离P+/N阱ESD二极管组，抑制对地寄生三极管的隔离P+/N阱ESD二极管组的阳极连接低功耗芯片输入管脚Input，抑制对地寄生三极管的隔离P+/N阱ESD二极管组的阴极连接电源VDD。
本发明提出了一种新的方案实现了超低漏电，二极管采用了抑制寄生三极管漏电的隔离设计，通过串联多个这样的二极管降低了每一级二极管的电压，因而无需消耗额外的功耗，从器件的角度高效地实现了无功耗的超低漏电ESD保护，实测可以达到-40℃到85℃，低于5pA的水平，满足了低功耗超低漏电的应用需求。
其中，抑制对地寄生三极管的隔离N+/P阱ESD二极管D1采用深槽隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管或者PN结隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管。
如图2所示，深槽隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管包含P型衬底1、N型埋层11、P型外延层2、衬底的P+有源区引出4、深槽隔离5、第一底部接触N型埋层的深N阱的表面引出N+有源区6、第一阳极P阱的P+有源区引出端7、第一阳极P阱中的阴极N+有源区引出端8和浅槽隔离3，N型埋层11注入在P型衬底1的上侧中间，P型外延层2生长在P型衬底1和N型埋层11的上侧，第一阳极P阱中的阴极N+有源区引出端8设置在P型外延层2表面中间，衬底的P+有源区引出4设置在P型外延层2表面两端，深槽隔离5、第一底部接触N型埋层的深N阱的表面引出N+有源区6和第一阳极P阱的P+有源区引出端7按照由外向内的顺序依次设置在衬底的P+有源区引出4和第一阳极P阱中的阴极N+有源区引出端8之间的P型外延层2上，衬底的P+有源区引出4、深槽隔离5、第一底部接触N型埋层的深N阱的表面引出N+有源区6、第一阳极P阱的P+有源区引出端7和第一阳极P阱中的阴极N+有源区引出端8之间通过浅槽隔离3分隔。深槽隔离5结合在表面由第一底部接触N型埋层的深N阱的表面引出N+有源区6引出的N型浓掺杂埋层，可以非常有效的隔离开里面的第一阳极P阱的P+有源区引出端7的P阱电位与外部由P+有源区的引出4结合P阱引出的衬底地1，从而抑制了深槽隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管中的第一阳极P阱的P+有源区引出端7到衬底的P+有源区引出4的寄生PNP漏电流的产生。
如图3所示，PN结隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管包含P型衬底1、N型埋层11、P型外延层2、衬底的P+有源区引出4、第二底部接触N型埋层的深N阱的表面引出N+有源区12、第二阳极P阱的P+有源区引出端13、第二阳极P阱中的阴极N+有源区引出端14和浅槽隔离3，N型埋层11注入在P型衬底1的上侧中间，P型外延层2生长在P型衬底1和N型埋层11的上侧，第二阳极P阱中的阴极N+有源区引出端14设置在P型外延层2表面中间，衬底的P+有源区引出4设置在P型外延层2表面两端，第二底部接触N型埋层的深N阱的表面引出N+有源区12和第二阳极P阱的P+有源区引出端13按照由外向内的顺序依次设置在衬底的P+有源区引出4和第二阳极P阱中的阴极N+有源区引出端14之间的P型外延层2上，衬底的P+有源区引出4、第二底部接触N型埋层的深N阱的表面引出N+有源区12、第二阳极P阱的P+有源区引出端13和第二阳极P阱中的阴极N+有源区引出端14之间通过浅槽隔离3分隔，第二底部接触N型埋层的深N阱的表面引出N+有源区12和第二阳极P阱的P+有源区引出端13之间的浅槽隔离3的下侧由N阱Nwell和深N阱Deep_Nwell形成横向侧壁隔离。依靠侧面的深N阱Deep_Nwell和N阱Nwell, 结合底部的N型浓掺杂埋层，抑制隔离里面的P阱Pwell或P+有源区与外部的衬底地之间寄生PNP漏电，第二底部接触N型埋层的深N阱的表面引出N+有源区12和第二阳极P阱的P+有源区引出端13之间有着长度为d的Nwell/Deep_Nwell区域，该区域就是寄生的 Pwell/Deep_Nwell/Pwell，电位引出分别为第二阳极P阱的P+有源区引出端13、第二底部接触N型埋层的深N阱的表面引出N+有源区12、衬底的P+有源区引出4的PNP的基极，增大基极宽度d就可以抑制PNP的电流增益，抑制漏电的产生。
其中，第二底部接触N型埋层的深N阱的表面引出N+有源区12和第二阳极P阱的P+有源区引出端13之间的间距≥6um。
抑制对地寄生三极管的隔离P+/N阱ESD二极管D2采用深槽隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管或者PN结隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管。
如图4所示，深槽隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管包含P型衬底1、N型埋层11、P型外延层2、衬底的P+有源区引出4、深槽隔离5、深槽隔离内的阴极N阱的N+有源区引出端9、阴极N阱中的阳极P+有源区引出端10和浅槽隔离3，N型埋层11注入在P型衬底1的上侧中间，P型外延层2生长在P型衬底1和N型埋层11的上侧，阴极N阱中的阳极P+有源区引出端10设置在P型外延层2表面中间，衬底的P+有源区引出4设置在P型外延层2表面两端，深槽隔离5和深槽隔离内的阴极N阱的N+有源区引出端9按照由外向内的顺序依次设置在衬底的P+有源区引出4和阴极N阱中的阳极P+有源区引出端10之间的P型外延层2上，衬底的P+有源区引出4、深槽隔离5、深槽隔离内的阴极N阱的N+有源区引出端9和阴极N阱中的阳极P+有源区引出端10之间通过浅槽隔离3分隔。深槽隔离5结合在表面由深槽隔离内的阴极N阱的N+有源区引出端9引出的N型浓掺杂埋层，可以非常有效的隔离开里面的阴极N阱中的阳极P+有源区引出端10的P阱电位与外部由P+有源区的引出4结合P阱引出的衬底地1，从而抑制了深槽隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管中的阴极N阱中的阳极P+有源区引出端10到衬底的P+有源区引出4的寄生PNP漏电流的产生。
如图5所示，PN结隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管包含P型衬底1、N型埋层11、P型外延层2、衬底的P+有源区引出4、底部接触到N型埋层的深N阱的表面引出15、阴极N阱中的阳极P+有源区引出端16和浅槽隔离3，底部接触到N型埋层的深N阱的表面引出15同时也是阴极的N+有源区引出端，N型埋层11注入在P型衬底1的上侧中间，P型外延层2生长在P型衬底1和N型埋层11的上侧，阴极N阱中的阳极P+有源区引出端16设置在P型外延层2表面中间，衬底的P+有源区引出4设置在P型外延层2表面两端，底部接触到N型埋层的深N阱的表面引出15设置在衬底的P+有源区引出4和阴极N阱中的阳极P+有源区引出端16之间的P型外延层2上，衬底的P+有源区引出4、底部接触到N型埋层的深N阱的表面引出15和阴极N阱中的阳极P+有源区引出端16之间通过浅槽隔离3分隔，衬底的P+有源区引出4和底部接触到N型埋层的深N阱的表面引出15之间的浅槽隔离3的下侧由N阱Nwell和深N阱Deep_Nwell形成横向侧壁隔离。依靠侧面的深N阱Deep_Nwell和N阱Nwell, 结合底部的N型浓掺杂埋层，抑制隔离里面的P阱Pwell或P+有源区与外部的衬底地之间寄生PNP漏电，衬底的P+有源区引出4和底部接触到N型埋层的深N阱的表面引出15之间有长度为e的Nwell/Deep_Nwell区域，该区域可以抑制PN结隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管中的寄生PNP: P+/Nwell/Pwell, 电位引出分别为阴极N阱中的阳极P+有源区引出端16、底部接触到N型埋层的深N阱的表面引出15、衬底的P+有源区引出4的电流增益，抑制漏电的产生。因而可以形成电压浮置，而且消除对地寄生PNP管漏电的多级串联ESD二极管结构，串联的二极管每一级的分压降低了每一级上的压降，有效的降低了了整体的漏电的水平。
其中，衬底的P+有源区引出4和底部接触到N型埋层的深N阱的表面引出15之间的间距≥5um。
深槽隔离5中的填充为氧化硅或氧化硅的多晶硅，深槽隔离5的深度在10-30um。
本发明的超低漏电ESD保护电路无额外功耗，通过能够实现抑制衬底PNP的一系列隔离型的ESD二极管串联实现了每个二极管漏电的减小，实际测试本专利可以实现2KV HBM同时-40-85℃、<5pA的超低漏电要求；本发明利用隔离ESD二极管器件本身的隔离设计，抑制了二极管到衬底地之间存在的寄生的PNP的漏电，可以实现多级串联，在保持ESD泄放能力的基础上，每一级二极管本身两端的压降降低，从而实现漏电的降低；本发明提出的技术方案无需增加额外任何电路结构，是一种非常高效，低成本的解决超低漏电的ESD保护的创新方案，非常适合于检测极低电流的低功耗产品应用。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。
Claims (10)
1.一种超低漏电ESD保护电路，其特征在于：包含一个普通ESD二极管D0、m个抑制对地寄生三极管的隔离N+/P阱ESD二极管D1和n个抑制对地寄生三极管的隔离P+/N阱ESD二极管D2，其中m≥1，n≥1，m个抑制对地寄生三极管的隔离N+/P阱ESD二极管D1相互串联构成抑制对地寄生三极管的隔离N+/P阱ESD二极管组，抑制对地寄生三极管的隔离N+/P阱ESD二极管组的阳极与普通ESD二极管D0的阴极连接，普通ESD二极管D0的阳极接地，抑制对地寄生三极管的隔离N+/P阱ESD二极管组的阴极连接低功耗芯片输入管脚，n个抑制对地寄生三极管的隔离P+/N阱ESD二极管D2相互串联构成抑制对地寄生三极管的隔离P+/N阱ESD二极管组，抑制对地寄生三极管的隔离P+/N阱ESD二极管组的阳极连接低功耗芯片输入管脚，抑制对地寄生三极管的隔离P+/N阱ESD二极管组的阴极连接电源VDD。
2.根据权利要求1所述的一种超低漏电ESD保护电路，其特征在于：所述抑制对地寄生三极管的隔离N+/P阱ESD二极管D1采用深槽隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管或者PN结隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管。
3.根据权利要求2所述的一种超低漏电ESD保护电路，其特征在于：所述深槽隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管包含P型衬底、N型埋层、P型外延层、衬底的P+有源区引出、深槽隔离、第一底部接触N型埋层的深N阱的表面引出N+有源区、第一阳极P阱的P+有源区引出端、第一阳极P阱中的阴极N+有源区引出端和浅槽隔离，N型埋层注入在P型衬底的上侧中间，P型外延层生长在P型衬底和N型埋层的上侧，第一阳极P阱中的阴极N+有源区引出端设置在P型外延层表面中间，衬底的P+有源区引出设置在P型外延层表面两端，深槽隔离、第一底部接触N型埋层的深N阱的表面引出N+有源区和第一阳极P阱的P+有源区引出端按照由外向内的顺序依次设置在衬底的P+有源区引出和第一阳极P阱中的阴极N+有源区引出端之间的P型外延层上，衬底的P+有源区引出、深槽隔离、第一底部接触N型埋层的深N阱的表面引出N+有源区、第一阳极P阱的P+有源区引出端和第一阳极P阱中的阴极N+有源区引出端之间通过浅槽隔离分隔。
4.根据权利要求2所述的一种超低漏电ESD保护电路，其特征在于：所述PN结隔离型抑制对地寄生三极管的隔离N+/P阱ESD二极管包含P型衬底、N型埋层、P型外延层、衬底的P+有源区引出、第二底部接触N型埋层的深N阱的表面引出N+有源区、第二阳极P阱的P+有源区引出端、第二阳极P阱中的阴极N+有源区引出端和浅槽隔离，N型埋层注入在P型衬底的上侧中间，P型外延层生长在P型衬底和N型埋层的上侧，第二阳极P阱中的阴极N+有源区引出端设置在P型外延层表面中间，衬底的P+有源区引出设置在P型外延层表面两端，第二底部接触N型埋层的深N阱的表面引出N+有源区和第二阳极P阱的P+有源区引出端按照由外向内的顺序依次设置在衬底的P+有源区引出和第二阳极P阱中的阴极N+有源区引出端之间的P型外延层上，衬底的P+有源区引出、第二底部接触N型埋层的深N阱的表面引出N+有源区、第二阳极P阱的P+有源区引出端和第二阳极P阱中的阴极N+有源区引出端之间通过浅槽隔离分隔，第二底部接触N型埋层的深N阱的表面引出N+有源区和第二阳极P阱的P+有源区引出端之间的浅槽隔离的下侧由N阱和深N阱形成横向侧壁隔离。
5.根据权利要求4所述的一种超低漏电ESD保护电路，其特征在于：所述第二底部接触N型埋层的深N阱的表面引出N+有源区和第二阳极P阱的P+有源区引出端之间的间距≥6um。
6.根据权利要求1所述的一种超低漏电ESD保护电路，其特征在于：所述抑制对地寄生三极管的隔离P+/N阱ESD二极管D2采用深槽隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管或者PN结隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管。
7.根据权利要求6所述的一种超低漏电ESD保护电路，其特征在于：所述深槽隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管包含P型衬底、N型埋层、P型外延层、衬底的P+有源区引出、深槽隔离、深槽隔离内的阴极N阱的N+有源区引出端、阴极N阱中的阳极P+有源区引出端和浅槽隔离，N型埋层注入在P型衬底的上侧中间，P型外延层生长在P型衬底和N型埋层的上侧，阴极N阱中的阳极P+有源区引出端设置在P型外延层表面中间，衬底的P+有源区引出设置在P型外延层表面两端，深槽隔离和深槽隔离内的阴极N阱的N+有源区引出端按照由外向内的顺序依次设置在衬底的P+有源区引出和阴极N阱中的阳极P+有源区引出端之间的P型外延层上，衬底的P+有源区引出、深槽隔离、深槽隔离内的阴极N阱的N+有源区引出端和阴极N阱中的阳极P+有源区引出端之间通过浅槽隔离分隔。
8.根据权利要求6所述的一种超低漏电ESD保护电路，其特征在于：所述PN结隔离型抑制对地寄生三极管的隔离P+/N阱ESD二极管包含P型衬底、N型埋层、P型外延层、衬底的P+有源区引出、底部接触到N型埋层的深N阱的表面引出、阴极N阱中的阳极P+有源区引出端和浅槽隔离，底部接触到N型埋层的深N阱的表面引出同时也是阴极的N+有源区引出端，N型埋层注入在P型衬底的上侧中间，P型外延层生长在P型衬底和N型埋层的上侧，阴极N阱中的阳极P+有源区引出端设置在P型外延层表面中间，衬底的P+有源区引出设置在P型外延层表面两端，底部接触到N型埋层的深N阱的表面引出设置在衬底的P+有源区引出和阴极N阱中的阳极P+有源区引出端之间的P型外延层上，衬底的P+有源区引出、底部接触到N型埋层的深N阱的表面引出和阴极N阱中的阳极P+有源区引出端之间通过浅槽隔离分隔，衬底的P+有源区引出和底部接触到N型埋层的深N阱的表面引出之间的浅槽隔离的下侧由N阱和深N阱形成横向侧壁隔离。
9.根据权利要求8所述的一种超低漏电ESD保护电路，其特征在于：所述衬底的P+有源区引出和底部接触到N型埋层的深N阱的表面引出之间的间距≥5um。
10.根据权利要求3或7所述的一种超低漏电ESD保护电路，其特征在于：所述深槽隔离中的填充为氧化硅或氧化硅的多晶硅，深槽隔离的深度在10-30um。
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