CN116072671A - 基于ldmos的静电防护半导体器件 - Google Patents

基于ldmos的静电防护半导体器件 Download PDF

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陈天
肖莉
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Abstract

本发明提供一种基于LDMOS的静电防护半导体器件，包括：衬底、漂移区、漏掺杂区、第一沟槽隔离结构、第二沟槽隔离结构、环形阱区、第一环形隔离结构、环形源掺杂区、环形体端掺杂区和环形栅极。本申请通过将器件左侧设计成第一LDMOS、右侧设计成第二LDMOS，使器件具有从阳极到阴极的两条静电电流泄放路径，并使第一沟槽隔离结构的深度小于第二沟槽隔离结构，利用具有低击穿电压的第一LDMOS被击穿后的电流钳位控制具有高击穿电压的第二LDMOS的栅压，开启第二LDMOS，以通过沟道快速泄放ESD电流，提高器件整体ESD防护能力，避免了超快静电脉冲下器件内部发生kirk效应而造成的失效，增强了器件性能的稳定性。

Description

基于LDMOS的静电防护半导体器件
技术领域
本申请涉及半导体制造技术领域，具体涉及一种基于LDMOS的静电防护半导体器件。
背景技术
ESD(electro static discharge，简称静电释放)失效是电子工业在可靠性方面面临的一个最普遍问题，据统计高达35％的集成电路失效是ESD导致的，每年给电子业造成的损失以数十亿美元计，目前常用的办法是将精心设计的保护结构通过工艺集成在电子电路中，保护集成电路免受静电力的冲击。
在过去的几十年里人们不懈努力开发了多种ESD保护结构，例如二极管、栅极接地的MOS管、可控硅整流器(SCR：Silicon Controlled Rectifier)及横向双扩散MOS器件(LDMOS：Lateral Double Diffused MOSFET)等，其中，LDMOS器件由于能承受更高的击穿电压而被广泛选用对高压通道进行ESD保护。
传统的ESD LDMOS器件中，为了提高LDMOS的ESD能力，现有的方法是通过增大传统的ESD LDMOS的沟道长度，随着沟道长度越长，沟道电阻越大，从而能承受的电压也越大。但是增大沟道长度会造成ESD LDMOS器件的尺寸增大，从而增加了集成电路成本，因此，如何获得器件面积小，ESD能力强的器件是急需解决的半导体技术问题。
发明内容
本申请提供了一种基于LDMOS的静电防护半导体器件，可以解决传统的ESD LDMOS器件占用芯片面积较多、耐压能力不足等问题中的至少一个问题。
一方面，本申请实施例提供了一种基于LDMOS的静电防护半导体器件，包括：
衬底；
漂移区，所述漂移区位于所述衬底中且靠近所述衬底的表面；
漏掺杂区，所述漏掺杂区位于所述漂移区中；
第一沟槽隔离结构，所述第一沟槽隔离结构位于所述漂移区中并且位于所述漏掺杂区一侧；
第二沟槽隔离结构，所述第二沟槽隔离结构位于所述漂移区中并且位于所述漏掺杂区另一侧；
环形阱区，所述环形阱区位于所述衬底中并且环绕所述漂移区设置；
第一环形隔离结构，所述第一环形隔离结构位于所述环形阱区中；
环形源掺杂区，所述环形源掺杂区位于所述环形阱区中并且位于所述第一环形隔离结构内侧；
环形体端掺杂区，所述环形体端掺杂区位于所述环形阱区中并且位于所述第一环形隔离结构外侧；以及，
环形栅极，所述环形栅极位于所述漂移区和所述环形阱区之间的所述衬底上；
其中，
所述第一沟槽隔离结构的深度小于所述第二沟槽隔离结构的深度；
以所述漏掺杂区为中心，从所述漏掺杂区的中心往左侧区域的半导体结构构成第一LDMOS，从所述漏掺杂区的中心往右侧区域的半导体结构构成第二LDMOS；
所述漏掺杂区接外部电源的阳极，所述第一LDMOS中的所述环形源掺杂区、所述环形体端掺杂区和所述环形栅极均接外部电源的阴极，所述第二LDMOS中的所述环形源掺杂区、所述环形体端掺杂区和所述环形栅极均接外部电源的阴极。
可选的，在所述基于LDMOS的静电防护半导体器件中，所述第一沟槽隔离结构的深度比所述第二沟槽隔离结构的深度至少小
Figure BDA0004089070260000021
可选的，在所述基于LDMOS的静电防护半导体器件中，所述基于LDMOS的静电防护半导体器件还包括：第二环形隔离结构，所述第二环形隔离结构位于所述衬底中并且环绕所述环形阱区设置。
可选的，在所述基于LDMOS的静电防护半导体器件中，所述基于LDMOS的静电防护半导体器件还包括：环形深沟槽隔离结构，所述环形深沟槽隔离结构位于所述衬底中并且贯穿所述第二环形隔离结构。
可选的，在所述基于LDMOS的静电防护半导体器件中，所述基于LDMOS的静电防护半导体器件还包括：一电阻，所述电阻串接在外部电源的阴极与所述第一LDMOS中的所述环形源掺杂区之间。
可选的，在所述基于LDMOS的静电防护半导体器件中，所述第一沟槽隔离结构的深度为
Figure BDA0004089070260000031
可选的，在所述基于LDMOS的静电防护半导体器件中，所述第二沟槽隔离结构的深度为
Figure BDA0004089070260000032
可选的，在所述基于LDMOS的静电防护半导体器件中，所述漂移区、所述漏掺杂区、所述第一沟槽隔离结构和所述第二沟槽隔离结构均呈条形。
可选的，在所述基于LDMOS的静电防护半导体器件中，所述衬底、所述环形阱区和所述环形体端掺杂区中掺杂离子的导电类型相同。
可选的，在所述基于LDMOS的静电防护半导体器件中，所述漂移区、所述环形源掺杂区和所述漏掺杂区中掺杂离子的导电类型相同。
本申请技术方案，至少包括如下优点：
本申请通过将漏掺杂区左侧区域构成第一LDMOS、右侧区域构成第二LDMOS，并将第一沟槽隔离结构的深度设计地明显小于第二沟槽隔离结构的深度，采用共用漏掺杂区的两个LDMOS，利用沟槽隔离结构(STI)深度的差异形成两个击穿电压不同的LDMOS(具有较低击穿电压的第一LDMOS和具有较高击穿电压的第二LDMOS)，使该静电防护半导体器件具有从阳极到阴极的两条静电电流泄放路径，利用具有较低击穿电压的第一LDMOS被击穿后的电流钳位控制具有较高击穿电压的第二LDMOS的栅压，从而开启第二LDMOS，以通过沟道快速泄放ESD电流，由此可有效提高半导体器件的整体ESD防护能力，避免了超快静电脉冲下半导体器件内部发生kirk效应而造成的失效，增强了器件性能的稳定性。此外，本申请不需要向传统ESD器件那样增大沟道长度，本申请提出的静电防护半导体器件实现了在较小的芯片面积下得到较大ESD电流能力。
进一步的，本申请提供的静电防护半导体器件兼容现有的BCD工艺平台，不需要额外增加Mask(光罩)，变相地提高了生产效率，节约了制造成本。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例的基于LDMOS的静电防护半导体器件的剖视图；
其中，附图标记说明如下：
10-衬底，11-漂移区，12-第一沟槽隔离结构，13-第二沟槽隔离结构，14-漏掺杂区，15-环形阱区，16-环形源掺杂区，17-环形体端掺杂区，18-第一环形隔离结构，19-环形深沟槽隔离结构，20-第二环形隔离结构，21-环形栅介质层，22-环形栅极。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
本申请实施例提供了一种基于LDMOS的静电防护半导体器件，参考图1，图1是本发明实施例的基于LDMOS的静电防护半导体器件的剖视图，所述基于LDMOS的静电防护半导体器件包括：衬底10、漂移区11、漏掺杂区14、第一沟槽隔离结构12、第二沟槽隔离结构12、环形阱区15、第一环形隔离结构18、环形源掺杂区16、环形体端掺杂区17和环形栅极22；其中，
所述衬底10可以是具有外延层的衬底；
所述漂移区11位于所述衬底10中且靠近所述衬底10的表面；
所述漏掺杂区14位于所述漂移区11中；
所述第一沟槽隔离结构12位于所述漂移区11中且靠近所述漂移区11的表面，并且所述第一沟槽隔离结构12位于所述漏掺杂区14一侧；
第二沟槽隔离结构12，所述第二沟槽隔离结构12位于所述漂移区11中并且位于所述漏掺杂区14另一侧；
所述环形阱区15位于所述衬底10中且靠近所述衬底10的表面，并且所述环形阱区15环绕所述漂移区11设置，所述环形阱区15与所述漂移区11之间具有一定间隔；
所述第一环形隔离结构18位于所述环形阱区15中且靠近所述环形阱区15的表面；
所述环形源掺杂区16位于所述环形阱区15中且靠近所述环形阱区15的表面，并且所述环形源掺杂区16位于所述第一环形隔离结构18内侧(靠近所述第二沟槽隔离结构12方向)；
所述环形体端掺杂区17位于所述环形阱区15中且靠近所述环形阱区15的表面，并且所述环形体端掺杂区17位于所述第一环形隔离结构外侧(靠近所述第二沟槽隔离结构12方向)；
所述环形栅极22位于所述漂移区11和所述环形阱区15之间的所述衬底10上，所述环形栅极22与所述漂移区11、所述环形阱区15在衬底的投影面上均存在交叠，也就是说，所述环形栅极22覆盖部分所述环形阱区15，所述环形栅极22覆盖所述漂移区11中的部分第一沟槽隔离结构12，所述环形栅极22与所述第一沟槽隔离结构12的交叠区域的长度是衡量器件电性能的其中一个关键参数，所述环形栅极22覆盖所述第一沟槽隔离结构12的区域(交叠区域)可以称为场板，场板的宽度直接影响电场分布，决定了器件的耐压水平。
其中，以所述漏掺杂区14为中心，从所述漏掺杂区14的中心往左侧区域的半导体结构构成第一LDMOS，从所述漏掺杂区14的中心往右侧区域的半导体结构构成第二LDMOS。
在本实施例中，所述漏掺杂区14接外部电源的阳极，所述第一LDMOS中的所述环形源掺杂区16、所述环形体端掺杂区17和所述环形栅极22均接外部电源的阴极，所述第二LDMOS中的所述环形源掺杂区16、所述环形体端掺杂区17和所述环形栅极22均接外部电源的阴极。
进一步的，所述第一沟槽隔离结构12的深度小于所述第二沟槽隔离结构13的深度。较佳的，所述第一沟槽隔离结构12的深度比所述第二沟槽隔离结构13的深度至少小
Figure BDA0004089070260000061
优选的，所述第一沟槽隔离结构12的深度为
Figure BDA0004089070260000062
所述第二沟槽隔离结构13的深度为
Figure BDA0004089070260000063
在本实施例中，所述第一沟槽隔离结构12的深度可以为
Figure BDA0004089070260000064
所述第二沟槽隔离结构13的深度可以为
Figure BDA0004089070260000065
在本申请中，通过将漏掺杂区14左侧区域构成第一LDMOS、右侧区域构成第二LDMOS，并将第一沟槽隔离结构12的深度设计地明显小于第二沟槽隔离结构13的深度，采用共用漏掺杂区14的两个LDMOS，利用第一沟槽隔离结构12与第二沟槽隔离结构13深度的差异形成两个击穿电压不同的LDMOS(具有较低击穿电压的第一LDMOS和具有较高击穿电压的第二LDMOS)，使该静电防护半导体器件具有从阳极到阴极的两条静电电流泄放路径，利用具有较低击穿电压的第一LDMOS被击穿后的电流钳位控制具有较高击穿电压的第二LDMOS的栅压，从而开启第二LDMOS，以通过沟道快速泄放ESD电流，由此可有效提高半导体器件的整体ESD防护能力，实现在较小的芯片面积下得到较大ESD电流能力，避免了超快静电脉冲下半导体器件内部发生kirk效应而造成的失效，增强了器件性能的稳定性。进一步的，本申请提供的静电防护半导体器件兼容现有的BCD工艺平台，不需要额外增加Mask(光罩)，变相地提高了生产效率，节约了制造成本。
进一步的，如图1所示，所述基于LDMOS的静电防护半导体器件还包括：第二环形隔离结构20，所述第二环形隔离结构20位于所述衬底中并且环绕所述环形阱区15设置。
优选的，如图1所示，所述基于LDMOS的静电防护半导体器件还包括：环形深沟槽隔离结构19，所述环形深沟槽隔离结构19位于所述衬底10中并且贯穿所述第二环形隔离结构20。
进一步的，如图1所示，所述基于LDMOS的静电防护半导体器件还包括：一电阻R，所述电阻R串接在外部电源的阴极与所述第一LDMOS中的所述环形源掺杂区16之间。所述电阻R的阻值可以根据实际需要设置得高一些，例如2KΩ，所述电阻R的作用是可以升高阴极的电压，当ESD电流冲击到阳极，具有较低击穿电压的第一LDMOS被击穿后形成电流通路，电流经过高阻形成钳位电压施加在具有较高击穿电压的第二LDMOS的栅极，从而开启了第二LDMOS，通过沟道快速泄放ESD电流，由此有效提高整体器件的ESD防护能力，该器件可以实现在较小的芯片面积下得到较大ESD电流能力。
在本实施例中所述漂移区11、所述漏掺杂区14、所述第一沟槽隔离结构12和所述第二沟槽隔离结构13均呈条形。
进一步的，所述衬底10、所述环形阱区15和所述环形体端掺杂区17中掺杂离子的导电类型相同，可以为P型或者N型；所述漂移区11、所述环形源掺杂区16和所述漏掺杂区14中掺杂离子的导电类型相同，可以为N型或者P型。值得注意的是，本申请需要保证所述衬底10中掺杂离子的导电类型与所述漂移区中掺杂离子的导电类型相反。
在本实施例中，所述衬底10、所述环形阱区15和所述环形体端掺杂17区中掺杂离子的导电类型可以为P型，所述漂移区11、所述环形源掺杂区16和所述漏掺杂区14中掺杂离子的导电类型为N型。进一步的，所述环形体端掺杂17区、所述环形源掺杂区16和所述漏掺杂区14均为重掺杂(N+)。
进一步的，如图1所示，所述基于LDMOS的静电防护半导体器件还可以包括：环形栅介质层21，所述环形栅介质层21位于所述衬底10与所述环形栅极22之间。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (10)

1.一种基于LDMOS的静电防护半导体器件，其特征在于，包括：
衬底；
漂移区，所述漂移区位于所述衬底中且靠近所述衬底的表面；
漏掺杂区，所述漏掺杂区位于所述漂移区中；
第一沟槽隔离结构，所述第一沟槽隔离结构位于所述漂移区中并且位于所述漏掺杂区一侧；
第二沟槽隔离结构，所述第二沟槽隔离结构位于所述漂移区中并且位于所述漏掺杂区另一侧；
环形阱区，所述环形阱区位于所述衬底中并且环绕所述漂移区设置；
第一环形隔离结构，所述第一环形隔离结构位于所述环形阱区中；
环形源掺杂区，所述环形源掺杂区位于所述环形阱区中并且位于所述第一环形隔离结构内侧；
环形体端掺杂区，所述环形体端掺杂区位于所述环形阱区中并且位于所述第一环形隔离结构外侧；以及，
环形栅极，所述环形栅极位于所述漂移区和所述环形阱区之间的所述衬底上；
其中，
所述第一沟槽隔离结构的深度小于所述第二沟槽隔离结构的深度；
以所述漏掺杂区为中心，从所述漏掺杂区的中心往左侧区域的半导体结构构成第一LDMOS，从所述漏掺杂区的中心往右侧区域的半导体结构构成第二LDMOS；
所述漏掺杂区接外部电源的阳极，所述第一LDMOS中的所述环形源掺杂区、所述环形体端掺杂区和所述环形栅极均接外部电源的阴极，所述第二LDMOS中的所述环形源掺杂区、所述环形体端掺杂区和所述环形栅极均接外部电源的阴极。
2.根据权利要求1所述的基于LDMOS的静电防护半导体器件，其特征在于，所述第一沟槽隔离结构的深度比所述第二沟槽隔离结构的深度至少小
Figure FDA0004089070240000011
3.根据权利要求1所述的基于LDMOS的静电防护半导体器件，其特征在于，所述基于LDMOS的静电防护半导体器件还包括：第二环形隔离结构，所述第二环形隔离结构位于所述衬底中并且环绕所述环形阱区设置。
4.根据权利要求3所述的基于LDMOS的静电防护半导体器件，其特征在于，所述基于LDMOS的静电防护半导体器件还包括：环形深沟槽隔离结构，所述环形深沟槽隔离结构位于所述衬底中并且贯穿所述第二环形隔离结构。
5.根据权利要求1所述的基于LDMOS的静电防护半导体器件，其特征在于，所述基于LDMOS的静电防护半导体器件还包括：一电阻，所述电阻串接在外部电源的阴极与所述第一LDMOS中的所述环形源掺杂区之间。
6.根据权利要求1所述的基于LDMOS的静电防护半导体器件，其特征在于，所述第一沟槽隔离结构的深度为
Figure FDA0004089070240000021
7.根据权利要求1所述的基于LDMOS的静电防护半导体器件，其特征在于，所述第二沟槽隔离结构的深度为
Figure FDA0004089070240000022
8.根据权利要求1所述的基于LDMOS的静电防护半导体器件，其特征在于，所述漂移区、所述漏掺杂区、所述第一沟槽隔离结构和所述第二沟槽隔离结构均呈条形。
9.根据权利要求1所述的基于LDMOS的静电防护半导体器件，其特征在于，所述衬底、所述环形阱区和所述环形体端掺杂区中掺杂离子的导电类型相同。
10.根据权利要求1所述的基于LDMOS的静电防护半导体器件，其特征在于，所述漂移区、所述环形源掺杂区和所述漏掺杂区中掺杂离子的导电类型相同。
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