CN117133773A - Bjt结构静电保护器件 - Google Patents
Bjt结构静电保护器件 Download PDFInfo
- Publication number
- CN117133773A CN117133773A CN202311237846.2A CN202311237846A CN117133773A CN 117133773 A CN117133773 A CN 117133773A CN 202311237846 A CN202311237846 A CN 202311237846A CN 117133773 A CN117133773 A CN 117133773A
- Authority
- CN
- China
- Prior art keywords
- region
- heavily doped
- well
- well region
- doped region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 34
- 230000015556 catabolic process Effects 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 150000002500 ions Chemical class 0.000 claims description 54
- 230000002457 bidirectional effect Effects 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 9
- 230000005684 electric field Effects 0.000 abstract description 7
- 238000002360 preparation method Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 24
- 210000004899 c-terminal region Anatomy 0.000 description 8
- 238000009826 distribution Methods 0.000 description 4
- 230000001960 triggered effect Effects 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0296—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices involving a specific disposition of the protective devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
本申请提供一种BJT结构静电保护器件，包括：衬底、深埋层、外延层、第一浅沟槽隔离结构、第一阱区、第二阱区、多晶硅辅助结构、第一重掺杂区和第二重掺杂区，本申请将第一阱区设置为基区，并通过第一重掺杂区将第一阱区引出至所述外延层的上表面；将部分第二重掺杂区设置为发射区以及将剩余第二重掺杂区设置为集电区，本申请通过在第一浅沟槽隔离结构上设置多晶硅辅助结构以使多晶硅辅助结构作为场板使用，可以实外延层表面的电场强度峰值变得平坦，可以增加表面处PN结耗尽宽度，从而提高击穿电压，也避免了传统制备工艺中一味地增加N阱和P阱之间的距离来获得较高的击穿电压的情况，变相地降低了导通电阻和ESD器件面积。
Description
技术领域
本申请涉及半导体制造技术领域，具体涉及一种BJT结构静电保护器件。
背景技术
在高压静电领域常采用高压二极管、LDMOS器件、PNP晶体管等器件作为ESD(Electro-Static Discharge，静电释放)保护器件，其中，高压二极管承压方向导通电阻较高，ESD能力较差；LDMOS器件常以整列方式出现本身尺寸较大；PNP晶体管通过增加N型阱区和P型阱区之间的距离来获得较高的击穿电压，但是，PNP晶体管一直增加N阱和P阱两者之间的距离会导致导通电阻和ESD器件面积增加。在某些特殊领域需要使用双耐压ESD保护，常规做法是将两个单向器件反向串联使用实现双向耐压，但是这样会增加ESD器件面积和器件制造成本。
发明内容
本申请提供了一种BJT结构静电保护器件，可以解决采用PNP晶体管作为ESD保护器件时，存在导通电阻较大、ESD器件面积较大、制造成本较高等问题中的至少一个问题。
本申请实施例提供了一种BJT结构静电保护器件，包括：
衬底；
深埋层，所述深埋层位于所述衬底中且紧挨所述衬底的上表面；
外延层，所述外延层位于所述深埋层上；
多个第一阱区，所述第一阱区间隔设置于所述外延层中且紧挨所述外延层的上表面，所述第一阱区与所述深埋层相连；
多个第二阱区，所述第二阱区位于所述外延层中且各所述第二阱区分别设置于两两相邻的所述第一阱区之间，其中，两两相邻的所述第一阱区和所述第二阱区之间均保持一定的间距；
多个第一浅沟槽隔离结构，所述第一浅沟槽隔离结构位于两两相邻的所述第一阱区和所述第二阱区之间的外延层中且紧挨所述外延层的上表面；
至少一个第一重掺杂区和至少两个第二重掺杂区，所述第一重掺杂区位于所述第一阱区或者所述第二阱区中，所述第二重掺杂区位于所述第一阱区或者所述第二阱区中；以及
多个多晶硅辅助结构，所有的所述多晶硅辅助结构对应地设置于所述第一浅沟槽隔离结构上；
其中，所述第一阱区为BJT结构的基区，通过所述第一重掺杂区将所述第一阱区引出至所述外延层的上表面；部分所述第二重掺杂区为BJT结构的发射区，剩余所述第二重掺杂区为BJT结构的集电区。
可选的，在所述BJT结构静电保护器件中，所述第一阱区中掺杂离子的导电类型与所述第二阱区中掺杂离子的导电类型相反；
所述第一阱区中掺杂离子的导电类型与所述第一重掺杂区中掺杂离子的导电类型相同；
所述第二阱区中掺杂离子的导电类型与所述第二重掺杂区中掺杂离子的导电类型相同。
可选的，在所述BJT结构静电保护器件中，所述BJT结构静电保护器件包括：一呈环状的所述第一重掺杂区和多个所述第二重掺杂区，所述第一重掺杂区位于外侧的所述第一阱区中，以将所述第一阱区引出至所述外延层的上表面；作为发射区的所述第二重掺杂区位于所有的所述第一阱区中；作为集电区的所述第二重掺杂区位于所述第二阱区中；
所述BJT结构静电保护器件还包括：第二浅沟槽隔离结构，所述第二浅沟槽隔离结构位于外侧的所述第一阱区中，以将外侧的所述第一阱区中的所述第一重掺杂区和所述第二重掺杂区隔离开。
可选的，在所述BJT结构静电保护器件中，所述BJT结构静电保护器件为单向高压保护结构，其中，所述单向高压保护结构的使用方法被配置为：外侧的所述第一阱区中的所述第一重掺杂区和所述第二重掺杂区短接并连接高电平；内侧的所述第一阱区中的所述第二重掺杂区连接高电平；内侧的所述第二阱区中的所述第二重掺杂区连接低电平；将所述多晶硅辅助结构浮空，或者将所述多晶硅辅助结构和所述作为集电区的第二重掺杂区短接。
可选的，在所述BJT结构静电保护器件中，所述BJT结构静电保护器件为单向中低压保护结构，其中，所述单向中低压保护结构的使用方法被配置为：外侧的所述第一阱区中的所述第一重掺杂区和内侧的第二阱区中的所述第二重掺杂区短接并连接高电平；内侧的所述第一阱区中的所述第二重掺杂区连接低电平；外侧的所述第一阱区中的所述第二重掺杂区连接低电平；将所述多晶硅辅助结构浮空，或者将所述多晶硅辅助结构和所述作为集电区的第二重掺杂区短接。
可选的，在所述BJT结构静电保护器件中，所述BJT结构静电保护器件为双向耐压保护结构，所述第一阱区包括：一呈环状的第一阱区和至少一个呈条状的第一阱区，所述呈环状的第一阱区位于衬底的边缘区域，一所述呈条状的第一阱区位于衬底的中心区域；其中，所述第一重掺杂区对应地设置于所述第一阱区中，以将所述第一阱区引出至所述外延层的上表面；
作为发射区的所述第二重掺杂区位于部分所述第二阱区中；作为集电区的所述第二重掺杂区位于剩余所述第二阱区中，其中，作为发射区的所述第二重掺杂区与作为集电区的所述第二重掺杂区相对于中心区域的所述第一阱区呈轴对称。
可选的，在所述BJT结构静电保护器件中，所述双向耐压保护结构的使用方法被配置为：将所述第一重掺杂区浮空，作为发射区的所述第二重掺杂区连接高电平，作为集电区的所述第二重掺杂区连接低电平。
可选的，在所述BJT结构静电保护器件中，当作为发射区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S1等于作为集电区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S2时，发射区到集电区的击穿电压由S1或S2决定，集电区到发射区的击穿电压由S1或S2决定。
可选的，在所述BJT结构静电保护器件中，当作为发射区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S1小于作为集电区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S2时，发射区到集电区的击穿电压由S2决定，集电区到发射区的击穿电压由S1决定；反之，当作为发射区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S1大于作为集电区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S2时，发射区到集电区的击穿电压由S1决定，集电区到发射区的击穿电压由S2决定。
可选的，在所述BJT结构静电保护器件中，所述第一阱区中掺杂离子的导电类型、所述第一重掺杂区中掺杂离子的导电类型均为N型；所述第二阱区中掺杂离子的导电类型、所述第二重掺杂区中掺杂离子的导电类型均为P型。
本申请技术方案，至少包括如下优点：
第一，本申请将所述第一阱区设置为BJT结构的基区，并通过第一重掺杂区将第一阱区引出至所述外延层的上表面；将部分第二重掺杂区设置为BJT结构的发射区以及将剩余第二重掺杂区设置为BJT结构的集电区，本申请通过在第一浅沟槽隔离结构上设置多晶硅辅助结构以使多晶硅辅助结构作为场板使用，可以实外延层表面的电场强度峰值变得平坦，可以增加表面处PN结耗尽宽度，改善电场的分布，从而提高击穿电压，和传统结构相比，同样面积下能实现更高电压的保护需求。此外，也避免了传统结构的制备工艺中一味地增加N阱和P阱之间的距离来获得较高的击穿电压的情况，变相地降低了导通电阻和ESD器件面积。
第二，在本申请中，由于基区的少子为空穴，空穴具有较低的扩散系数，所以本申请中的PNP晶体管的维持电压和触发电压基本一致，无闩锁风险。
第三，本申请可以根据实际需求适当增加由第一/第二阱区、第一/第二重掺杂区构成的重复单元的数量来满足不同等级的ESD性能需求。
第四，由于本申请在第一浅沟槽隔离结构上设置多晶硅辅助结构以使多晶硅辅助结构作为场板使用，改善了电场的分布，提高了击穿电压，所以本申请可以在不增加导通电阻和ESD器件面积的情况下，通过适当调节第一阱区(N阱)和第二阱区(P阱)的间距获得不同的触发电压，满足不同电压档位的保护需求。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一的第一种单向保护结构的结构示意图；
图2是本发明实施例一的第二种单向保护结构的结构示意图；
图3是本发明实施例一的基于第一种单向保护结构的单向高压保护结构的结构示意图；
图4是本发明实施例一的基于第一种单向保护结构的已注明各阱区中掺杂离子导电类型的单向高压保护结构的结构示意图；
图5是本发明实施例一的基于第一种单向保护结构的单向高压保护结构的简化保护电路示意图；
图6是本发明实施例一的基于第一种单向保护结构的单向高压保护结构的TLP示意图；
图7是本发明实施例二的基于第一种单向保护结构的单向中低压保护结构的结构示意图；
图8是本发明实施例二的基于第一种单向保护结构的单向中低压保护结构的简化保护电路示意图；
图9是本发明实施例二的基于第一种单向保护结构的单向中低压保护结构的TLP示意图；
图10是本发明实施例三的双向耐压保护结构的结构示意图；
图11是本发明实施例三的双向相同耐压保护结构的简化保护电路示意图；
图12是本发明实施例三的双向相同耐压保护结构的TLP示意图；
图13是本发明实施例三的双向不同耐压保护结构的简化保护电路示意图；
图14是本发明实施例三的双向不同耐压保护结构的TLP示意图；
其中，附图标记说明如下：
10-衬底，11-深埋层，12-外延层，13-隔离结构，14-第一浅沟槽隔离结构，15-第二浅沟槽隔离结构；
21-第一阱区，22-第二阱区；23-深阱；
31-第一重掺杂区，32-第二重掺杂区；40-多晶硅辅助结构。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
实施例一
本申请实施例提供了一种BJT结构静电保护器件，参考图1和图2，图1是本发明实施例一的第一种单向保护结构的结构示意图，图2是本发明实施例一的第二种单向保护结构的结构示意图，所述BJT结构静电保护器件包括：
衬底10；
深埋层11，所述深埋层11位于所述衬底10中且紧挨所述衬底10的上表面；
外延层12，所述外延层12位于所述深埋层11上；
多个第一阱区21，所述第一阱区21间隔设置于所述外延层12中且紧挨所述外延层12的上表面，所述第一阱区21通过深阱23与所述深埋层11相连；
多个第二阱区22，所述第二阱区22位于所述外延层12中且各所述第二阱区22分别设置于两两相邻的所述第一阱区21之间，其中，两两相邻的所述第一阱区21和所述第二阱区22之间均保持一定的间距；
多个第一浅沟槽隔离结构14，所述第一浅沟槽隔离结构14位于两两相邻的所述第一阱区21和所述第二阱区22之间的外延层12中且紧挨所述外延层12的上表面；
至少一个第一重掺杂区31和至少两个第二重掺杂区32，所述第一重掺杂区31位于所述第一阱区21或者所述第二阱区22中，所述第二重掺杂区32位于所述第一阱区21或者所述第二阱区22中；以及
多个多晶硅辅助结构40，所有的所述多晶硅辅助结构40对应地设置于所述第一浅沟槽隔离结构14上；
其中，所述第一阱区21为BJT结构的基区(Base electrode，本实施例简写成B)，通过所述第一重掺杂区31将所述第一阱区21引出至所述外延层12的上表面；部分所述第二重掺杂区32为BJT结构的发射区(Emitter，本实施例简写成E)，剩余所述第二重掺杂区32为BJT结构的集电区(Collector，本实施例简写成C)。
进一步的，所述BJT结构静电保护器件还可以包括：位于最外侧的隔离结构13，用于不同器件之间的隔离，以将当前器件和其相邻器件隔离开来。
如图1和图2所示，根据所述多晶硅辅助结构40的连接方式不同，单向耐压保护结构可以分为两种，第一种单向保护结构是图1中所示的将所有所述多晶硅辅助结构40全都浮空；第二种单向保护结构是图2中所示的将所有所述多晶硅辅助结构40和所述作为集电区的第二重掺杂区32短接。
其中，本申请对所述多晶硅辅助结构40掺不掺杂不做要求，所述多晶硅辅助结构40可以是掺杂的，也可以是无掺杂的。
进一步的，所述第一阱区21中掺杂离子的导电类型与所述第二阱区22中掺杂离子的导电类型相反；所述第一阱区21中掺杂离子的导电类型与所述第一重掺杂区31中掺杂离子的导电类型相同，并且所述第一阱区21中掺杂离子的导电类型与深阱23中掺杂离子的导电类型相同；所述第二阱区22中掺杂离子的导电类型与所述第二重掺杂区32中掺杂离子的导电类型相同。
在本实施例中，所述第一阱区21中掺杂离子的导电类型、所述第一重掺杂区31中掺杂离子的导电类型均为N型，此外，所述深阱23中掺杂离子的导电类型也为N型；所述第二阱区22中掺杂离子的导电类型、所述第二重掺杂区32中掺杂离子的导电类型均为P型。进一步的，所述衬底10中掺杂离子的导电类型为P型；所述埋层(NBL)11中掺杂离子的导电类型为N型，所述外延层12中掺杂离子的导电类型为P型。
参考图3-图6，图3是本发明实施例一的基于第一种单向保护结构的单向高压保护结构的结构示意图，图4是本发明实施例一的基于第一种单向保护结构的已注明各阱区中掺杂离子导电类型的单向高压保护结构的结构示意图，图5是本发明实施例一的基于第一种单向保护结构的单向高压保护结构的简化保护电路示意图，图6是本发明实施例一的基于第一种单向保护结构的单向高压保护结构的TLP示意图。
进一步的，根据基区、发射区和集电区之间的连接方式不同，单向耐压保护结构可以分为两种，第一种是图3或图4所示的单向高压保护结构，第二种是图7所示的单向中低压保护结构。
本实施例以BJT结构静电保护器件包括一环形第一阱区(NW)21、一条状第一阱区(NW)21以及两个条状第二阱区(PW)以及将所述多晶硅辅助结构40浮空为例，接下来具体介绍第一种单向保护结构的单向高压保护结构。
值得注意的是，本申请对第一阱区、第二阱区、第一重掺杂区、第二重掺杂区的构成的重复单元的数量不做任何限定，本申请可以根据实际需求适当增加由第一/第二阱区、第一/第二重掺杂区构成的重复单元的数量来满足不同等级的ESD性能需求。
优选的，从器件俯视图的角度来看，本申请实施例一提供的BJT结构静电保护器件(单向高压保护结构)包括：一个呈环状的所述第一重掺杂区31和多个呈条状的所述第二重掺杂区32，呈环状的所述第一重掺杂区(N+)31位于器件最外侧的所述第一阱区(NW)21中，以将所述第一阱区21引出至所述外延层12的上表面并作为BJT结构的基极；作为发射区(发射极)的所述第二重掺杂区(P+)32位于所有的所述第一阱区(NW)21中；作为集电区(集电极)的所述第二重掺杂区(P+)32位于所述第二阱区(PW)中。
进一步的，所述BJT结构静电保护器件(单向高压保护结构)还包括：第二浅沟槽隔离结构15，所述第二浅沟槽隔离结构15位于最外侧的所述第一阱区21中，以将最外侧的所述第一阱区21中的所述第一重掺杂区31和所述第二重掺杂区32隔离开。
其中，所述单向高压保护结构的使用方法被配置为：最外侧的所述第一阱区21中的所述第一重掺杂区31和所述第二重掺杂区32短接并连接高电平；内侧的所述第一阱区21中的所述第二重掺杂区32连接高电平；内侧的所述第二阱区22中的所述第二重掺杂区32连接低电平。
图5示意了图4所示的单向高压保护结构的简化保护电路。
从图6可以看出，在电压达到V3时，触发保护机制，实现了单向高压保护。
实施例二
参考图7-图9，图7是本发明实施例二的基于第一种单向保护结构的单向中低压保护结构的结构示意图，图8是本发明实施例二的基于第一种单向保护结构的单向中低压保护结构的简化保护电路示意图，图9是本发明实施例二的基于第一种单向保护结构的单向中低压保护结构的TLP示意图。
在本实施例中，可以将所述多晶硅辅助结构40浮空，也可以将所述多晶硅辅助结构40和所述作为集电区的第二重掺杂区32短接。
在本实施例中，所述第一阱区21中掺杂离子的导电类型、所述第一重掺杂区31中掺杂离子的导电类型均为N型，此外，所述深阱23中掺杂离子的导电类型也为N型；所述第二阱区22中掺杂离子的导电类型、所述第二重掺杂区32中掺杂离子的导电类型均为P型。进一步的，所述衬底10中掺杂离子的导电类型为P型；所述埋层(NBL)11中掺杂离子的导电类型为N型，所述外延层12中掺杂离子的导电类型为P型。
本实施例以BJT结构静电保护器件包括一环形第一阱区(NW)21、一条状第一阱区(NW)21以及两个条状第二阱区(PW)以及将所述多晶硅辅助结构40浮空为例，接下来具体介绍第一种单向保护结构的单向中低压保护结构。
值得注意的是，本申请对第一阱区、第二阱区、第一重掺杂区、第二重掺杂区的构成的重复单元的数量不做任何限定，本申请可以根据实际需求适当增加由第一/第二阱区、第一/第二重掺杂区构成的重复单元的数量来满足不同等级的ESD性能需求。
优选的，从器件俯视图的角度来看，本申请实施例二提供的BJT结构静电保护器件(单向中低压保护结构)包括：一个呈环状的所述第一重掺杂区31和多个呈条状的所述第二重掺杂区32，呈环状的所述第一重掺杂区(N+)31位于器件最外侧的所述第一阱区(NW)21中，以将所述第一阱区21引出至所述外延层12的上表面并作为BJT结构的基极；作为发射区(发射极)的所述第二重掺杂区(P+)32位于所有的所述第一阱区(NW)21中；作为集电区(集电极)的所述第二重掺杂区(P+)32位于所述第二阱区(PW)中。
进一步的，所述BJT结构静电保护器件(单向中低压保护结构)还包括：第二浅沟槽隔离结构15，所述第二浅沟槽隔离结构15位于最外侧的所述第一阱区21中，以将最外侧的所述第一阱区21中的所述第一重掺杂区31和所述第二重掺杂区32隔离开。
其中，所述单向中低压保护结构的使用方法被配置为：最外侧的所述第一阱区21中的所述第一重掺杂区31和内侧的第二阱区21中的所述第二重掺杂区32短接并连接高电平；内侧的所述第一阱区21中的所述第二重掺杂区32连接低电平；最外侧的所述第一阱区21中的所述第二重掺杂区32连接低电平。
图8示意了图7所示的单向中低压保护结构的简化保护电路。
从图9可以看出，在电压达到V1时，触发保护机制，实现了单向中低压保护。
其中，本实施例二未描述的部分可相应参考实施例一，本实施例二不再赘述。
实施例三
参考图10-图14，图10是本发明实施例三的双向耐压保护结构的结构示意图，图11是本发明实施例三的双向相同耐压保护结构的简化保护电路示意图，图12是本发明实施例三的双向相同耐压保护结构的TLP示意图，图13是本发明实施例三的双向不同耐压保护结构的简化保护电路示意图，图14是本发明实施例三的双向不同耐压保护结构的TLP示意图。
在本实施例中，所述第一阱区21中掺杂离子的导电类型、所述第一重掺杂区31中掺杂离子的导电类型均为N型，此外，所述深阱23中掺杂离子的导电类型也为N型；所述第二阱区22中掺杂离子的导电类型、所述第二重掺杂区32中掺杂离子的导电类型均为P型。进一步的，所述衬底10中掺杂离子的导电类型为P型；所述埋层(NBL)11中掺杂离子的导电类型为N型，所述外延层12中掺杂离子的导电类型为P型。
本实施例以BJT结构静电保护器件包括一环形第一阱区(NW)21、一条状第一阱区(NW)21以及两个条状第二阱区(PW)以及将所述多晶硅辅助结构40浮空为例，接下来具体介绍双向耐压保护结构。
值得注意的是，本申请对第一阱区、第二阱区、第一重掺杂区、第二重掺杂区的构成的重复单元的数量不做任何限定，本申请可以根据实际需求适当增加由第一/第二阱区、第一/第二重掺杂区构成的重复单元的数量来满足不同等级的ESD性能需求。
如图10所示，在所述双向耐压保护结构中，所述第一阱区21包括：一呈环状的第一阱区和至少一个呈条状的第一阱区，所述呈环状的第一阱区21位于衬底的边缘区域(最外侧区域)，一所述呈条状的第一阱区21位于衬底的中心区域；其中，所述第一重掺杂区31对应地设置于所述第一阱区21中，以将所述第一阱区21引出至所述外延层12的上表面。
进一步的，在所述双向耐压保护结构中，作为发射区的所述第二重掺杂区32位于部分所述第二阱区22中；作为集电区的所述第二重掺杂区32位于剩余所述第二阱区22中，其中，作为发射区的所述第二重掺杂区32与作为集电区的所述第二重掺杂区32相对于中心区域的所述第一阱区21呈轴对称。
其中，所述双向耐压保护结构的使用方法被配置为：将所述第一重掺杂区31浮空，作为发射区的所述第二重掺杂区32连接高电平，作为集电区的所述第二重掺杂区32连接低电平。
优选的，当作为发射区的所述第二重掺杂区32底部的第二阱区22与其相邻的所述第一阱区21之间的间距S1等于作为集电区的所述第二重掺杂区32底部的第二阱区22与其相邻的所述第一阱区21之间的间距S2时，发射区(E端)到集电区(C端)的击穿电压由S1或S2决定，集电区(C端)到发射区(E端)的击穿电压由S1或S2决定。
图11示意了S2＝S1时双向相同耐压保护结构的简化保护电路。
从图12可以看出，在双向上(E端到C端，或，C端到E端)的电压都是达到V3时，触发保护机制，实现了双向相同高压保护。
进一步的，当作为发射区的所述第二重掺杂区32底部的第二阱区22与其相邻的所述第一阱区21之间的间距S1小于作为集电区的所述第二重掺杂区32底部的第二阱区22与其相邻的所述第一阱区21之间的间距S2时，发射区到集电区的击穿电压由S2决定，集电区到发射区的击穿电压由S1决定；反之，当作为发射区的所述第二重掺杂区32底部的第二阱区22与其相邻的所述第一阱区21之间的间距S1大于作为集电区的所述第二重掺杂区32底部的第二阱区22与其相邻的所述第一阱区21之间的间距S2时，发射区(E端)到集电区(C端)的击穿电压由S1决定，集电区(C端)到发射区(E端)的击穿电压由S2决定。
图13示意了S2＞S1时的双向耐压保护结构的简化保护电路。
从图14可以看出，E端到C端达到V3时，或，C端到E端达到V2时，触发保护机制，实现了双向不同高压保护。
其中，本实施例三未描述的部分可相应参考实施例一，本实施例三不再赘述。
综上所述，在本申请中，将所述第一阱区设置为BJT结构的基区，并通过第一重掺杂区将第一阱区引出至所述外延层12的上表面；将部分第二重掺杂区设置为BJT结构的发射区以及将剩余第二重掺杂区设置为BJT结构的集电区，本申请通过在第一浅沟槽隔离结构上设置多晶硅辅助结构以使多晶硅辅助结构作为场板使用，可以实外延层表面的电场强度峰值变得平坦，可以增加表面处PN结耗尽宽度，改善电场的分布，从而提高击穿电压，和传统结构相比，同样面积下能实现更高电压的保护需求。此外，也避免了传统结构的制备工艺中一味地增加N阱和P阱之间的距离来获得较高的击穿电压的情况，变相地降低了导通电阻和ESD器件面积。进一步的，由于基区的少子为空穴，空穴具有较低的扩散系数，所以本申请中的PNP晶体管的维持电压和触发电压基本一致，无闩锁风险。此外，由于本申请在第一浅沟槽隔离结构上设置多晶硅辅助结构以使多晶硅辅助结构作为场板使用，改善了电场的分布，提高了击穿电压，所以本申请可以在不增加导通电阻和ESD器件面积的情况下，通过适当调节第一阱区(N阱)和第二阱区(P阱)的间距获得不同的触发电压，满足不同电压档位的保护需求。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (10)
1.一种BJT结构静电保护器件，其特征在于，包括：
衬底；
深埋层，所述深埋层位于所述衬底中且紧挨所述衬底的上表面；
外延层，所述外延层位于所述深埋层上；
多个第一阱区，所述第一阱区间隔设置于所述外延层中且紧挨所述外延层的上表面，所述第一阱区与所述深埋层相连；
多个第二阱区，所述第二阱区位于所述外延层中且各所述第二阱区分别设置于两两相邻的所述第一阱区之间，其中，两两相邻的所述第一阱区和所述第二阱区之间均保持一定的间距；
多个第一浅沟槽隔离结构，所述第一浅沟槽隔离结构位于两两相邻的所述第一阱区和所述第二阱区之间的外延层中且紧挨所述外延层的上表面；
至少一个第一重掺杂区和至少两个第二重掺杂区，所述第一重掺杂区位于所述第一阱区或者所述第二阱区中，所述第二重掺杂区位于所述第一阱区或者所述第二阱区中；以及
多个多晶硅辅助结构，所有的所述多晶硅辅助结构对应地设置于所述第一浅沟槽隔离结构上；
其中，所述第一阱区为BJT结构的基区，通过所述第一重掺杂区将所述第一阱区引出至所述外延层的上表面；部分所述第二重掺杂区为BJT结构的发射区，剩余所述第二重掺杂区为BJT结构的集电区。
2.根据权利要求1所述的BJT结构静电保护器件，其特征在于，所述第一阱区中掺杂离子的导电类型与所述第二阱区中掺杂离子的导电类型相反；
所述第一阱区中掺杂离子的导电类型与所述第一重掺杂区中掺杂离子的导电类型相同；
所述第二阱区中掺杂离子的导电类型与所述第二重掺杂区中掺杂离子的导电类型相同。
3.根据权利要求2所述的BJT结构静电保护器件，其特征在于，所述BJT结构静电保护器件包括：一呈环状的所述第一重掺杂区和多个所述第二重掺杂区，所述第一重掺杂区位于外侧的所述第一阱区中，以将所述第一阱区引出至所述外延层的上表面；作为发射区的所述第二重掺杂区位于所有的所述第一阱区中；作为集电区的所述第二重掺杂区位于所述第二阱区中；
所述BJT结构静电保护器件还包括：第二浅沟槽隔离结构，所述第二浅沟槽隔离结构位于外侧的所述第一阱区中，以将外侧的所述第一阱区中的所述第一重掺杂区和所述第二重掺杂区隔离开。
4.根据权利要求3所述的BJT结构静电保护器件，其特征在于，所述BJT结构静电保护器件为单向高压保护结构，其中，所述单向高压保护结构的使用方法被配置为：外侧的所述第一阱区中的所述第一重掺杂区和所述第二重掺杂区短接并连接高电平；内侧的所述第一阱区中的所述第二重掺杂区连接高电平；内侧的所述第二阱区中的所述第二重掺杂区连接低电平；将所述多晶硅辅助结构浮空，或者将所述多晶硅辅助结构和所述作为集电区的第二重掺杂区短接。
5.根据权利要求3所述的BJT结构静电保护器件，其特征在于，所述BJT结构静电保护器件为单向中低压保护结构，其中，所述单向中低压保护结构的使用方法被配置为：外侧的所述第一阱区中的所述第一重掺杂区和内侧的第二阱区中的所述第二重掺杂区短接并连接高电平；内侧的所述第一阱区中的所述第二重掺杂区连接低电平；外侧的所述第一阱区中的所述第二重掺杂区连接低电平；将所述多晶硅辅助结构浮空，或者将所述多晶硅辅助结构和所述作为集电区的第二重掺杂区短接。
6.根据权利要求2所述的BJT结构静电保护器件，其特征在于，所述BJT结构静电保护器件为双向耐压保护结构，所述第一阱区包括：一呈环状的第一阱区和至少一个呈条状的第一阱区，所述呈环状的第一阱区位于衬底的边缘区域，一所述呈条状的第一阱区位于衬底的中心区域；其中，所述第一重掺杂区对应地设置于所述第一阱区中，以将所述第一阱区引出至所述外延层的上表面；
作为发射区的所述第二重掺杂区位于部分所述第二阱区中；作为集电区的所述第二重掺杂区位于剩余所述第二阱区中，其中，作为发射区的所述第二重掺杂区与作为集电区的所述第二重掺杂区相对于中心区域的所述第一阱区呈轴对称。
7.根据权利要求6所述的BJT结构静电保护器件，其特征在于，所述双向耐压保护结构的使用方法被配置为：将所述第一重掺杂区浮空，作为发射区的所述第二重掺杂区连接高电平，作为集电区的所述第二重掺杂区连接低电平。
8.根据权利要求7所述的BJT结构静电保护器件，其特征在于，当作为发射区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S1等于作为集电区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S2时，发射区到集电区的击穿电压由S1或S2决定，集电区到发射区的击穿电压由S1或S2决定。
9.根据权利要求7所述的BJT结构静电保护器件，其特征在于，当作为发射区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S1小于作为集电区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S2时，发射区到集电区的击穿电压由S2决定，集电区到发射区的击穿电压由S1决定；反之，当作为发射区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S1大于作为集电区的所述第二重掺杂区底部的第二阱区与相邻的所述第一阱区之间的间距S2时，发射区到集电区的击穿电压由S1决定，集电区到发射区的击穿电压由S2决定。
10.根据权利要求1-9中任一项所述的BJT结构静电保护器件，其特征在于，所述第一阱区中掺杂离子的导电类型、所述第一重掺杂区中掺杂离子的导电类型均为N型；所述第二阱区中掺杂离子的导电类型、所述第二重掺杂区中掺杂离子的导电类型均为P型。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311237846.2A CN117133773A (zh) | 2023-09-25 | 2023-09-25 | Bjt结构静电保护器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311237846.2A CN117133773A (zh) | 2023-09-25 | 2023-09-25 | Bjt结构静电保护器件 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117133773A true CN117133773A (zh) | 2023-11-28 |
Family
ID=88860093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311237846.2A Pending CN117133773A (zh) | 2023-09-25 | 2023-09-25 | Bjt结构静电保护器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117133773A (zh) |
-
2023
- 2023-09-25 CN CN202311237846.2A patent/CN117133773A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20030038307A1 (en) | Lateral high-breakdown-voltage transistor | |
| US20080023767A1 (en) | High voltage electrostatic discharge protection devices and electrostatic discharge protection circuits | |
| CN108807364B (zh) | 静电放电保护装置、电路及其制作方法 | |
| EP1684356A2 (en) | Bipolar junction transistor | |
| US20070241421A1 (en) | Semiconductor structure and method of manufacture | |
| CN102446955A (zh) | 高电压金属氧化半导体装置与制造该装置的方法 | |
| CN109923663B (zh) | 半导体装置 | |
| US20160358917A1 (en) | Compact guard ring structure for cmos integrated circuits | |
| CN111524884A (zh) | 一种用于高压esd保护的改进型ldmos-scr器件 | |
| US10741701B2 (en) | High voltage power diode | |
| CN110854181A (zh) | 硅控整流器及其制造方法 | |
| US20200328592A1 (en) | Electrostatic discharge protection device | |
| US9443754B2 (en) | Semiconductor device including high-voltage diode | |
| CN116072671A (zh) | 基于ldmos的静电防护半导体器件 | |
| US8878241B2 (en) | Semiconductor structure and manufacturing method for the same and ESD circuit | |
| CN117133773A (zh) | Bjt结构静电保护器件 | |
| US8669639B2 (en) | Semiconductor element, manufacturing method thereof and operating method thereof | |
| CN114429950A (zh) | 静电放电保护ggnmos结构 | |
| US11967650B2 (en) | Snapback electrostatic discharge protection device with tunable parameters | |
| CN113675189B (zh) | 一种静电防护器件及芯片 | |
| WO2024092689A1 (en) | Semiconductor device and method of manufacturing the same | |
| CN111009525B (zh) | Esd保护的栅极接地mos结构 | |
| CN113611744B (zh) | 适用soi型的静电保护mos结构 | |
| TWI836837B (zh) | 靜電放電保護裝置 | |
| US20240282766A1 (en) | Semiconductor structure and electrostatic discharge protection device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |