CN116169137A - Esd器件 - Google Patents
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Abstract
本申请公开了一种ESD器件，包括：衬底，衬底中形成有第一STI结构和第二STI结构，从俯视角度观察，第一STI结构和第二STI结构为环形，第一STI结构位于第二STI结构的外侧且第一STI结构和第二STI结构之间不重叠；第一STI结构和第二STI结构之间的衬底中形成有二极管结构；第一STI结构外侧的衬底中形成有第一重掺杂区，第二STI结构环绕的区域内形成有多个MOS器件。本申请通过在包含多个MOS器件的ESD器件中，在ESD器件最外侧的MOS器件与最外层的重掺杂区之间设置二极管结构，能够在器件工作时，在寄生NPN管触发前，二极管结构提前触发，向衬底内部注入大量的电子、空穴对，提高衬底电流，促使外层的叉指能与中间的叉指同时触发，提高器件的ESD防护性能。
Description
技术领域
本申请涉及半导体集成电路技术领域，具体涉及一种静电释放(electro-staticdischarge，ESD)器件。
背景技术
栅极接地N(negative)型金属-氧化物半导体场效应晶体管(gate-grounded N-type metal-oxide-semiconductor field-effect transistor，ggNMOSFET，以下简称为“ggNMOS”)器件作为一种常见的ESD器件，通常被设计为多叉指型。参考图1，其示出了相关技术中提供的一种ggNMOS器件的剖面示意图，如图1所示：
衬底110中形成有浅槽隔离(shallow trench isolation，STI)结构120，从俯视角度观察，STI结构120环绕的区域中形成有多个(图1中以4个器件单元做示例性说明)重复的器件单元，STI结构120的外侧形成有第一重掺杂区(又被称为P(positive)型环)130，每个器件单元包括栅极140以及位于栅极140两侧的衬底110中的第二重掺杂区(其可作为器件单元的源极)151、第三重掺杂区(其可作为器件单元的漏极)152，栅极140和衬底110之间的栅介质层图中未标示，当该ggNMOS器件工作时，第一重掺杂区130、第二重掺杂区151和栅极140并联且接入源极电压VSS，第三重掺杂区152并联接入漏极电压VDD，第一重掺杂区130和每个器件单元的底部并联。其中，第一重掺杂区130和衬底110中掺杂有P型杂质，第二重掺杂区151和第三重掺杂区152中掺杂有N型杂质。
当ggNMOS器件工作时，若ESD电压超过第二重掺杂区152或衬底110的击穿电压时，大量的ESD电流会流经衬底110进入第一重掺杂区130流入源极电路，当ESD电流与衬底电阻Rsub的乘积大于发射结的击穿电压时，第三重掺杂区152、衬底110和第一重掺杂区151之间形成寄生NPN管完全导通以泄放ESD电流，但是由于每个寄生NPN管距离第一重掺杂区130的距离不同，即每个器件单元的衬底电阻Rsub不同，故所需的导通电流不同，外层器件单元的衬底电阻Rsub大于内层器件单元的衬底电阻Rsub，中间位置寄生NPN管到周侧位置的寄生NPN管会随着ESD电压的增加而依次导通，因此在多叉指ggNMOS器件中，存在中间ggNMOS的寄生NPN管达到电流极限烧毁而四周器件未导通的情况，从而降低了器件的ESD防护能力。
发明内容
本申请提供了一种ESD器件，可以解决相关技术中提供的多叉指型ESD器件由于每个MOS器件的衬底电阻不同从而导致其导通时间不同进而使得器件的ESD防护能力较差的问题，该器件包括：
衬底，所述衬底中形成有第一STI结构和第二STI结构，从俯视角度观察，所述第一STI结构和所述第二STI结构为环形，所述第一STI结构位于所述第二STI结构的外侧且所述第一STI结构和所述第二STI结构之间不重叠；
所述第一STI结构和所述第二STI结构之间的衬底中形成有二极管结构；
所述第一STI结构外侧的衬底中形成有第一重掺杂区，所述第二STI结构环绕的区域内形成有多个MOS器件。
在一些实施例中，所述多个MOS器件中的每个MOS器件包括栅极、栅极与衬底之间的栅介质层以及位于栅极两侧衬底中的第二重掺杂区和第三重掺杂区。
在一些实施例中，所述二极管结构包括形成于衬底中的第四重掺杂区和第五重掺杂区，从俯视角度观察，所述第四重掺杂区和所述第五重掺杂区为环形，所述第四重掺杂区位于所述第五重掺杂区的外侧且所述第四重掺杂区和所述第五重掺杂区之间不重叠，所述第四重掺杂区和所述第五重掺杂区中掺入的杂质类型不同。
在一些实施例中，所述第四重掺杂区和所述第一重掺杂区中掺入的杂质类型相同，所述第二重掺杂区、所述第三重掺杂区和所述第五重掺杂区中掺入的杂质类型相同。
在一些实施例中，所述第四重掺杂区和所述第五重掺杂区之间的衬底上形成有多晶硅层。
在一些实施例中，所述第四重掺杂区和所述第五重掺杂区之间的衬底上形成有SAB层。
在一些实施例中，所述栅极的一侧形成有Z字型SAB层，所述Z字型SAB层的上部与所述栅极的顶部接触，所述Z字型SAB层的中部与所述栅极的侧壁接触，所述Z字型SAB层的下部与所述衬底接触。
在一些实施例中，所述第二重掺杂区和所述第三重掺杂区之间的衬底中形成有口袋注入区，所述口袋注入区中的杂质浓度小于所述第二重掺杂区和所述第三重掺杂区的杂质浓度。
本申请技术方案，至少包括如下优点：
通过在ESD器件最外侧的MOS器件与最外层的重掺杂区之间设置二极管结构，当ESD器件工作时，二极管结构中的N型重掺杂区可与源极电压短接，P型重掺杂区浮空，可通过调节N型重掺杂区与P型重掺杂区之间的距离使二极管结构的击穿电压大于源极电压且小于寄生NPN管的触发电压，故在寄生NPN管触发前，二极管结构会提前触发，向衬底内部注入大量的电子、空穴对，提高衬底电流，促使外层的叉指能与中间的叉指同时触发，提高器件的ESD防护性能。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是相关技术中提供的一种ggNMOS器件的剖面示意图；
图2是本申请一个示例性实施例提供的ESD器件的剖面示意图；
图3是本申请一个示例性实施例提供的ESD器件的剖面示意图。
具体实施方式
下面将结合附图，对本申请中的技术方案进行清楚、完整的描述，显然，所描述的实施例是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本申请保护的范围。
在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电气连接；可以是直接相连，也可以通过中间媒介间接相连，还可以是两个元件内部的连通，可以是无线连接，也可以是有线连接。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
此外，下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
参考图2，其示出了本申请一个示例性实施例提供的ESD器件的剖面示意图，示例性的，如图2所示，该ESD器件包括：
衬底210，其中形成有第一STI结构221和第二STI结构222，从俯视角度观察，第一STI结构221和第二STI结构222为环形(可以是圆环形、矩形环形、椭圆环形等环形)，第一STI结构221位于第二STI结构222的外侧且第一STI结构221和第二STI结构222之间不重叠。
第一STI结构221和第二STI结构222之间的衬底210中形成有二极管结构。
第一STI结构221外侧的衬底210中形成有第一重掺杂区230，第二STI结构222环绕的区域内形成有多个MOS器件，多个MOS器件中的每个MOS器件包括栅极240、栅极240与衬底210之间的栅介质层(图2中未示出)以及位于栅极240两侧衬底210中的第二重掺杂区251和第三重掺杂区252。其中，第一重掺杂区230可作为ESD器件的掺杂隔离环，第二重掺杂区251可作为MOS器件的源极，第三重掺杂区252可作为MOS器件的漏极。
二极管结构包括形成于衬底210中的第四重掺杂区261和第五重掺杂区262，从俯视角度观察，第四重掺杂区261和第五重掺杂区262为环形，第四重掺杂区261位于第五重掺杂区262的外侧且第四重掺杂区261和第五重掺杂区262之间不重叠，第四重掺杂区261和第五重掺杂区262中掺入的杂质类型不同，第四重掺杂区261和第一重掺杂区230中掺入的杂质类型相同，第二重掺杂区251、第三重掺杂区252和第五重掺杂区262中掺入的杂质类型相同。
在一些实施例中，第四重掺杂区261和第一重掺杂区230中掺入的杂质为P型杂质，第二重掺杂区251、第三重掺杂区252和第五重掺杂区262中掺入的杂质类型为N型杂质。P型掺杂的第四重掺杂区261、P型掺杂的衬底210和N型掺杂的第五重掺杂区262形成二极管结构。
在一些实施例中，第二重掺杂区251和第三重掺杂区252靠近栅极240一侧的衬底210中形成有口袋注入区281，口袋注入区281和衬底210中掺入的杂质为P型杂质，口袋注入区281和衬底210中掺入的杂质浓度小于第一重掺杂区230、第二重掺杂区251、第三重掺杂区252、第四重掺杂区261和第五重掺杂区262中掺入的杂质浓度。
第四重掺杂区261和第五重掺杂区262之间的衬底210上形成有多晶硅层241，其用于隔离第四重掺杂区261和第五重掺杂区262。
在一些实施例中，栅极240的一侧形成有Z字型SAB层270，Z字型SAB层270的上部与栅极240的顶部接触，Z字型SAB层270的中部与栅极240的侧壁接触，Z字型SAB层270的下部与衬底210接触。
当ESD器件工作时，第一重掺杂区230的顶部、第二重掺杂区251和栅极240并联且接入源极电压VSS，第五重掺杂区262和第三重掺杂区252并联接入漏极电压VDD，第一重掺杂区230的底部、二极管结构的底部和每个MOS器件的底部并联，第五重掺杂区262与源极电压短接，第四重掺杂区261浮空。
参考图3，其示出了本申请一个示例性实施例提供的ESD器件的剖面示意图，示例性的，如图3所示，该ESD器件包括：
衬底310，其中形成有第一STI结构321和第二STI结构322，从俯视角度观察，第一STI结构321和第二STI结构322为环形(可以是圆环形、矩形环形、椭圆环形等环形)，第一STI结构321位于第二STI结构322的外侧且第一STI结构321和第二STI结构322之间不重叠。
第一STI结构321和第二STI结构322之间的衬底310中形成有二极管结构。
第一STI结构321外侧的衬底310中形成有第一重掺杂区330，第二STI结构322环绕的区域内形成有多个MOS器件，多个MOS器件中的每个MOS器件包括栅极340、栅极340与衬底310之间的栅介质层(图3中未示出)以及位于栅极340两侧衬底310中的第二重掺杂区351和第三重掺杂区352。其中，第一重掺杂区330可作为ESD器件的掺杂隔离环，第二重掺杂区351可作为MOS器件的源极，第三重掺杂区352可作为MOS器件的漏极。
二极管结构包括形成于衬底310中的第四重掺杂区361和第五重掺杂区362，从俯视角度观察，第四重掺杂区361和第五重掺杂区362为环形，第四重掺杂区361位于第五重掺杂区362的外侧且第四重掺杂区361和第五重掺杂区362之间不重叠，第四重掺杂区361和第五重掺杂区362中掺入的杂质类型不同，第四重掺杂区361和第一重掺杂区330中掺入的杂质类型相同，第二重掺杂区351、第三重掺杂区352和第五重掺杂区362中掺入的杂质类型相同。
在一些实施例中，第四重掺杂区361和第一重掺杂区330中掺入的杂质为P型杂质，第二重掺杂区351、第三重掺杂区352和第五重掺杂区362中掺入的杂质类型为N型杂质。P型掺杂的第四重掺杂区361、P型掺杂的衬底310和N型掺杂的第五重掺杂区362形成二极管结构。
在一些实施例中，第二重掺杂区351和第三重掺杂区352靠近栅极340一侧的衬底310中形成有口袋注入区381，口袋注入区381和衬底310中掺入的杂质为P型杂质，口袋注入区381和衬底310中掺入的杂质浓度小于第一重掺杂区330、第二重掺杂区351、第三重掺杂区352、第四重掺杂区361和第五重掺杂区362中掺入的杂质浓度。
第四重掺杂区361和第五重掺杂区362之间的衬底310上形成有SAB层341，其用于隔离第四重掺杂区361和第五重掺杂区362。
在一些实施例中，栅极340的一侧形成有Z字型SAB层370，Z字型SAB层370的上部与栅极340的顶部接触，Z字型SAB层370的中部与栅极340的侧壁接触，Z字型SAB层370的下部与衬底310接触。
当ESD器件工作时，第一重掺杂区330的顶部、第二重掺杂区351和栅极340并联且接入源极电压VSS，第五重掺杂区362和第三重掺杂区352并联接入漏极电压VDD，第一重掺杂区330的底部、二极管结构的底部和每个MOS器件的底部并联，第五重掺杂区362与源极电压短接，第四重掺杂区361浮空。
综上所述，本申请实施例中，通过在ESD器件最外侧的MOS器件与最外层的重掺杂区之间设置二极管结构，当ESD器件工作时，二极管结构中的N型重掺杂区可与源极电压短接，P型重掺杂区浮空，可通过调节N型重掺杂区与P型重掺杂区之间的距离使二极管结构的击穿电压大于源极电压且小于寄生NPN管的触发电压，故在寄生NPN管触发前，二极管结构会提前触发，向衬底内部注入大量的电子、空穴对，提高衬底电流，促使外层的叉指能与中间的叉指同时触发，提高器件的ESD防护性能。
显然，上述实施例仅仅是为清楚地说明所作的举例，而并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。
Claims (8)
1.一种ESD器件，其特征在于，包括：
衬底，所述衬底中形成有第一STI结构和第二STI结构，从俯视角度观察，所述第一STI结构和所述第二STI结构为环形，所述第一STI结构位于所述第二STI结构的外侧且所述第一STI结构和所述第二STI结构之间不重叠；
所述第一STI结构和所述第二STI结构之间的衬底中形成有二极管结构；
所述第一STI结构外侧的衬底中形成有第一重掺杂区，所述第二STI结构环绕的区域内形成有多个MOS器件。
2.根据权利要求1所述的ESD器件，其特征在于，所述多个MOS器件中的每个MOS器件包括栅极、栅极与衬底之间的栅介质层以及位于栅极两侧衬底中的第二重掺杂区和第三重掺杂区。
3.根据权利要求2所述的ESD器件，其特征在于，所述二极管结构包括形成于衬底中的第四重掺杂区和第五重掺杂区，从俯视角度观察，所述第四重掺杂区和所述第五重掺杂区为环形，所述第四重掺杂区位于所述第五重掺杂区的外侧且所述第四重掺杂区和所述第五重掺杂区之间不重叠，所述第四重掺杂区和所述第五重掺杂区中掺入的杂质类型不同。
4.根据权利要求3所述的ESD器件，其特征在于，所述第四重掺杂区和所述第一重掺杂区中掺入的杂质类型相同，所述第二重掺杂区、所述第三重掺杂区和所述第五重掺杂区中掺入的杂质类型相同。
5.根据权利要求4所述的ESD器件，其特征在于，所述第四重掺杂区和所述第五重掺杂区之间的衬底上形成有多晶硅层。
6.根据权利要求4所述的ESD器件，其特征在于，所述第四重掺杂区和所述第五重掺杂区之间的衬底上形成有SAB层。
7.根据权利要求5或6所述的ESD器件，其特征在于，所述栅极的一侧形成有Z字型SAB层，所述Z字型SAB层的上部与所述栅极的顶部接触，所述Z字型SAB层的中部与所述栅极的侧壁接触，所述Z字型SAB层的下部与所述衬底接触。
8.根据权利要求7所述的ESD器件，其特征在于，所述第二重掺杂区和所述第三重掺杂区之间的衬底中形成有口袋注入区，所述口袋注入区中的杂质浓度小于所述第二重掺杂区和所述第三重掺杂区的杂质浓度。
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