CN117311129A - Fpga时间数字转换器 - Google Patents

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CN117311129A
CN117311129A CN202311352819.XA CN202311352819A CN117311129A CN 117311129 A CN117311129 A CN 117311129A CN 202311352819 A CN202311352819 A CN 202311352819A CN 117311129 A CN117311129 A CN 117311129A
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fpga
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李文昌
陆江镕
王彦虎
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    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/005—Time-to-digital converters [TDC]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

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Abstract

本发明提供一种FPGA时间数字转换器，包括：粗计数层，用于记录启动信号发生时的系统时钟周期个数；细计数层，由一次时间内插模块以及二次时间内插模块构成，用于对系统时钟内插；其中，一次时间内插模块用于基于多个不同相位的内插时钟信号对系统时钟周期进行内插，确定一次同步信号和第一内插结果；二次时间内插模块用于对启动信号和内插时钟信号间的时间间隔进行内插，确定第二内插结果和细计数有效信号；处理器，用于计算得到量化后的时间信号。本发明提供的FPGA时间数字转换器，采用两次时间内插方式的进行时间转换，有效缩短延迟链的长度，减少延迟单元的非线性积累，有效改善系统线性度，降低FPGA逻辑资源的占用。

Description

FPGA时间数字转换器
技术领域
本发明涉及时间测量技术领域，具体地，涉及一种FPGA时间数字转换器。
背景技术
时间数字转换器(Time-To-Digital Converters，TDC)用于将时间信号转换为数字信号，作为测量时间的基本手段，能够在科学研究和工程技术中提供必要的时间信息。基于现场可编程门阵列(Field Programmable Gate Array，FPGA)实现的TDC具有开发周期短、开发成本低的优势，近些年随着FPGA从制造工艺、技术到开发工具的不断发展，FPGA-TDC在性能方面不断提升，吸引了众多的研究。
FPGA-TDC常用架构为粗计数与细计数相结合的架构，粗计数直接使用周期计数器记录系统时钟信号的周期，细计数使用抽头延迟链对系统时钟信号的周期直接进行内插。通过减小FPGA-TDC中延迟单元的延迟，可以在细计数阶段构建更精细的延迟链对时钟周期进行内插。目前，细计数通常直接利用抽头延迟链对系统时钟周期进行单次内插，以减小FPGA-TDC中延迟单元的延迟。但是，由于抽头延迟链的长度与延迟单元的数量成正比关系，因此，延迟单元越多时，构建的抽头延迟链越长，会导致延迟单元的非线性积累变多，造成系统线性度恶化，且较长的抽头延迟链也会导致TDC中的其他模块(例如温度计码编码器等)的规模增大，增加逻辑资源的消耗。
发明内容
(一)要解决的技术问题
本发明提供一种FPGA时间数字转换器，用于至少部分解决上述技术问题之一。
(二)技术方案
本发明一方面提供一种FPGA时间数字转换器，包括：粗计数层，用于记录启动信号发生时的系统时钟周期个数；细计数层，由一次时间内插模块以及二次时间内插模块构成，用于对系统时钟内插；其中，一次时间内插模块用于基于多个不同相位的内插时钟信号对系统时钟周期进行内插，确定一次内插信号和第一内插结果；二次时间内插模块用于对启动信号和内插时钟信号间的时间间隔进行内插，确定第二内插结果和细计数有效信号；处理器，用于计算得到量化后的时间信号。
可选地，启动信号是初始时间信号经过信号保持电路产生的。
可选地，粗计数层包括：第一同步器，用于对系统时钟信号和启动信号进行同步，确定粗计数有效信号Enc；周期计数器，用于记录启动信号发生时的系统时钟周期个数。
可选地，一次时间内插模块包括：混合模式时钟管理器，用于基于参考时钟生成多个内插时钟信号；第二同步器，由多个第一D触发器构成，用于启动信号与相应的内插时钟信号的上升沿，生成多个同步信号；编码器，用于对所述多个同步信号进行编码，得到第一内插结果。
可选地，混合模式时钟管理器中的多个内插时钟信号的相位分别为0°、90°、180°和270°。
可选地，第二同步器在生成多个同步信号的时候，需由两个连续的第一D触发器共同进行同步操作。
可选地，二次时间内插模块包括：同步延迟器，用于对启动信号进行延迟调整；抽头延迟链，用于对同步延迟器调整后的启动信号和一次同步信号间的时间间隔进行量化；温度计码编码器，用于记录抽头延迟链的输出结果。
可选地，抽头延迟链由进位链单元和第二D触发器构成；其中，抽头由进位链单元的求和输出端和进位输出端构成。
可选地，抽头延迟链的覆盖范围为1/4的系统时钟周期。
可选地，处理器计算得到量化后的时间信号，包括：
基于系统时钟周期个数、第一内插结果、第二内插结果计算量化后的时间信号；量化后的时间信号Tn的表达式为：
Tn＝Mn×Tsys-TSn-TFn
其中，Mn为系统时钟周期个数、Tsys为系统时钟周期、TSn为第二内插结果、TFn为第一内插结果。
(三)有益效果
本发明提供的FPGA时间数字转换器至少包括以下有益效果：
在细计数层中创建一次时间内插模块和二次时间内插模块，利用不同的相位周期信号以及抽头延迟链对系统时钟周期进行两次内插，有效缩短延迟链的长度，减少延迟单元的非线性积累，有效改善系统线性度，降低FPGA逻辑资源的占用。
附图说明
图1示意性示出了本发明实施例中FPGA时间数字转换器的结构图；
图2示意性示出了本发明实施例中FPGA时间数字转换器的工作原理图；
图3示意性示出了本发明实施例中一次时间内插模块的结构图；
图4示意性示出了本发明实施例中二次时间内插模块的结构。
【附图标记说明】
1-粗计数层；101-第一同步器；102-周期计数器；2-细计数层；21-一次时间内插模块；211-混合模式时钟管理器；212-第二同步器；213-编码器；22-二次时间内插模块；221-同步延时器；222-抽头延迟链；223-温度计码编码器；2231-第一温度计码编码器；2232-第二温度计码编码器；3-处理器。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在此使用的术语仅仅是为了描述具体实施例，而并非意在限制本发明。在此使用的术语“包括”、“包含”等表明了所述特征、步骤、操作和/或部件的存在，但是并不排除存在或添加一个或多个其他特征、步骤、操作或部件。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或可以互相通讯；可以是直接连接，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明的描述中，需要理解的是，术语“纵向”、“长度”、“周向”、“前”、“后”、“左”、“右”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的子系统或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
贯穿附图，相同的元素由相同或相近的附图标记来表示。可能导致本发明的理解造成混淆时，将省略常规结构或构造。并且图中各部件的形状、尺寸、位置关系不反映真实大小、比例和实际位置关系。另外，在权利要求中，不应将位于括号之间的任何参考符号构造成对权利要求的限制。
类似地，为了精简本发明并帮助理解各个公开方面中的一个或多个，在上面对本发明示例性实施例的描述中，本发明的各个特征有时被一起分到单个实施例、图或者对其描述中。参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或者多个实施例或示例中以合适的方式结合。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。因此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个、三个等，除非另有明确具体的限定。
图1示意性示出了本发明实施例中FPGA时间数字转换器的结构图。
图2示意性示出了本发明实施例中FPGA时间数字转换器的工作原理图。
如图1所示，本实施例提供的FPGA时间数字转换器包括：
粗计数层1，用于记录启动信号发生时的系统时钟周期个数。
细计数层2，由一次时间内插模块21以及二次时间内插模块22构成，用于对系统时钟内插；其中，一次时间内插模块21用于基于多个不同相位的内插时钟信号对系统时钟周期进行内插，确定一次同步信号和第一内插结果；二次时间内插模块22用于对启动信号和内插时钟信号间的时间间隔进行内插，确定第二内插结果和细计数有效信号。
处理器3，用于计算得到量化后的时间信号。
初始时间信号经过信号保持电路后产生启动信号，分别输入至粗计数层1和细计数层2中进行量化。
在一些实施例中，粗计数层1包括第一同步器101和周期计数器102。第一同步器101用于对系统时钟信号与启动信号进行同步，以得到粗计数有效信号Enc，并将粗计数有效信号Enc输出至处理器3中。周期计数器102在每个系统时钟周期发生时存储并更新系统时钟周期的个数Mn。当处理接收到Enc时，自动记录与当前Enc对应的系统时钟周期个数Mn。
在一些实施例中，细计数层包括一次时间内插模块21和二次时间内插模块22。
图3示意性示出了本发明实施例中一次时间内插模块的结构图。
由图3可知，一次时间内插模块包括混合模式时钟管理器211、第二同步器212以及编码器213。
在一些实施例中，参考时钟经过混合模式时钟管理器211产生系统时钟和内插时钟信号。其中，内插时钟信号的数量可以为四个，这四个内插时钟信号的相位分别为0°、90°、180°和270°，将四个相位不同的内插时钟信号分别输入至不同的第二同步器中，经由第二同步器处理后输出多个同步信号。
在一些实施例中，第二同步器212由多个第一D触发器构成，用于识别启动信号的相位，并将启动信号与对应相位的内插时钟信号的上升沿进行同步，输出同步信号至编码器中。
其中，第二同步器在进行同步操作时，需采用两个连续的第一D触发器进行同步操作，以减小产生亚稳态的概率，提升时间数字转换器使用的稳定性。同步信号一方面经过相反其与产生该信号的同步器的上一同步器中第二个第一D触发器的使能信号连接(如图3所示)，以使四个同步器在启动信号位于不同相位时输出对应的one-code码，以判断启动信号所在相位并输入至编码器中进行编码，得到第一内插结果TFn。另一方面，多个同步器产生的同步信号经由或门生成一次同步信号，传输至二次时间内插模块进行进一步量化。
图4示意性示出了本发明实施例中二次时间内插模块的结构图。
如图4所示，二次时间内插模块22包括同步延迟器221、抽头延迟链222、温度计码编码器223。
二次时间内插模块对启动信号与启动信号所在相位的内插时钟信号上升沿间的时间间隔进行进一步量化，确定时间数字转换器(TDC)的分辨率和线性度。
在一些实施例中，由于在一次时间内插模块中，在由启动信号产生一次同步信号的过程中需经过第二同步器、或门以及相应的布局布线，这一过程产生的延迟会使启动信号和一次信号之间的时间间隔与实际值相比至少增加了一个系统时钟周期的时间误差。因此，启动信号在进行二次时间内插量化前，需通过同步延迟器进行延迟调整，以保证后续量化的准确率。
其中，同步延迟器221由查找表(Look Up Table，LUT)与或门构成。通过设置LUT的个数对启动信号到延迟链的时间间隔进行粗调整，设置或门的个数进行细调整，以保证后续对启动信号进行有效量化，确保量化的准确度。
启动信号经由同步延迟器221调整后，传入抽头延迟链222，与由一次时间内插模块传递的一次同步信号进行量化。本发明提供的FPGA时间数字转换器中的抽头延迟链由进位链单元(Carry8)与第二D触发器构成，采样方法为双端采样法。其中，Carry8的求和输出端O和进位输出端CO都被用作抽头，对经过延迟同步器调整后的启动信号与一次同步信号间的时间间隔进行量化。由于本发明技术方案中的系统时钟信号经过了两次时间内插，因此，二次时间内插模块中抽头延迟链的总延迟只需要覆盖1/4的系统时钟周期，就可以保证输入的时间信号能够得到有效量化。相比于直接使用抽头延迟链进行单次内插的方式，本发明提供的两次时间内插方式中使用的抽头延迟链长度缩短了3/4，有效减少延迟单元的非线性积累，从而优化系统线性度，节约FPGA逻辑资源。
在实际应用场景中，由于考虑到器件位置、布局布线和温度的影响，以及一次时间内插模块中时钟周期均匀分割可能会存在误差，因此，在实际设计时，相关技术人员可将抽头延迟链长度设置的略宽于1/4的系统时钟周期，本发明在此不做具体限定。
经过延迟同步器调整后的启动信号与一次同步信号间的时间间隔进行量化后产生的温度计码由温度计码编码器223进行转换，得到二次内插结果TSn和细计数有效信号Ens。
在启动信号和一次同步信号经过抽头延迟链222时，CO输出端和O输出端发生不同转换，其中，CO输出端的转换为“0-1”、O输出端的转换为“1-0”，因此温度计码编码器需要针对CO端和O端进行相应的设计。本申请中的二次时间内插模块包括第一温度计码编码器2231和第二温度计码编码器2232，其中，第一温度计码编码器2231用于CO输出端，输出结果需要记录“1”的个数；第二温度计码编码器2232用于O输出端，输出结果需要记录“0”的个数。初始时间信号传播的位置最终由CO端和O端的温度计码编码器中记录的“1”和“0”的个数相加得到。
温度计码编码器将二次内插结果TSn和细计数有效信号Ens传输至处理器，在处理器接收到细计数有效信号后，触发计算操作，计算得到量化后的时间信号Tn。
计算操作包括：基于系统时钟周期个数、第一内插结果、第二内插结果计算量化后的时间信号；
量化后的时间信号Tn的表达式为：
Tn＝Mn×Tsys-TSn-TFn
其中，Mn为系统时钟周期个数、Tsys为系统时钟周期、TSn为第二内插结果、TFn为第一内插结果。
本发明提供的FPGA时间数字转换器，通过采用两次时间内插方式的进行时间转换，有效解决信号经过时钟域间器件边界引入较大非线性的问题，延迟链需要覆盖的时间间隔减小，所需构建延迟链缩短，能够使时间信号的传播范围限制在半个时钟域内，避免时间信号跨越时钟域相关的器件边界。同时，延迟链缩短使延迟单元的非线性积累减少。因此，两次时间内插方式能够有效提升TDC的系统线性度。此外，延迟链的缩短也使相关温度计码编码器模块等消耗的逻辑资源更少，节省FPGA硬件资源。
以上所述的具体实施例，对本发明的技术方案进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种FPGA时间数字转换器，其特征在于，包括：
粗计数层(1)，用于记录启动信号发生时的系统时钟周期个数；
细计数层(2)，由一次时间内插模块(21)以及二次时间内插模块(22)构成，用于对系统时钟内插；其中，一次时间内插模块(21)用于基于多个不同相位的内插时钟信号对系统时钟周期进行内插，确定一次同步信号和第一内插结果；二次时间内插模块(22)用于对启动信号和内插时钟信号间的时间间隔进行内插，确定第二内插结果和细计数有效信号；
处理器(3)，用于计算得到量化后的时间信号。
2.根据权利要求1所述的FPGA时间数字转换器，其特征在于，所述启动信号是初始时间信号经过信号保持电路产生的。
3.根据权利要求1所述的FPGA时间数字转换器，其特征在于，所述粗计数层(1)包括：
第一同步器(101)，用于对系统时钟信号和启动信号进行同步，确定粗计数有效信号Enc；
周期计数器(102)，用于存储、更新每个系统时钟周期的个数。
4.根据权利要求1所述的FPGA时间数字转换器，其特征在于，所述一次时间内插模块(21)包括：
混合模式时钟管理器(211)，用于基于参考时钟生成多个内插时钟信号；
第二同步器(212)，由多个第一D触发器构成，用于同步所述启动信号与相应的内插时钟信号的上升沿，生成多个同步信号；
编码器(213)，用于对所述多个同步信号进行编码，得到第一内插结果。
5.根据权利要求4所述的FPGA时间数字转换器，其特征在于，所述混合模式时钟管理器中的多个内插时钟信号的相位分别为0°、90°、180°和270°。
6.根据权利要求4所述的FPGA时间数字转换器，其特征在于，所述第二同步器(212)在生成多个同步信号的时候，需由两个连续的第一D触发器共同进行同步操作。
7.根据权利要求1所述的FPGA时间数字转换器，其特征在于，所述二次时间内插模块(22)包括：
同步延迟器(221)，用于对启动信号进行延迟调整；
抽头延迟链(222)，用于对所述同步延迟器调整后的启动信号和一次同步信号间的时间间隔进行量化；
温度计码编码器(223)，用于记录所述抽头延迟链的输出结果。
8.根据权利要求7所述的FPGA时间数字转换器，其特征在于，所述抽头延迟链(222)由进位链单元和第二D触发器构成；其中，所述抽头由进位链单元的求和输出端和进位输出端构成。
9.根据权利要求8所述的FPGA时间数字转换器，其特征在于，所述抽头延迟链(222)的覆盖范围为1/4的系统时钟周期。
10.根据权利要求1所述的FPGA时间数字转换器，其特征在于，所述处理器(3)计算得到量化后的时间信号，包括：
基于所述系统时钟周期个数、所述第一内插结果、所述第二内插结果计算量化后的时间信号；
所述量化后的时间信号Tn的表达式为：
Tn＝Mn×Tsys-TSn-TFn
其中，Mn为系统时钟周期个数、Tsys为系统时钟周期、TSn为第二内插结果、TFn为第一内插结果。
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