CN117293131A - 半导体器件及其制备方法 - Google Patents

半导体器件及其制备方法 Download PDF

Info

Publication number
CN117293131A
CN117293131A CN202210687257.3A CN202210687257A CN117293131A CN 117293131 A CN117293131 A CN 117293131A CN 202210687257 A CN202210687257 A CN 202210687257A CN 117293131 A CN117293131 A CN 117293131A
Authority
CN
China
Prior art keywords
layer
metal
buffer layer
semiconductor device
buffer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210687257.3A
Other languages
English (en)
Inventor
何乃龙
张森
赵景川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CSMC Technologies Fab2 Co Ltd
Original Assignee
CSMC Technologies Fab2 Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CSMC Technologies Fab2 Co Ltd filed Critical CSMC Technologies Fab2 Co Ltd
Priority to CN202210687257.3A priority Critical patent/CN117293131A/zh
Priority to PCT/CN2023/074941 priority patent/WO2023241070A1/zh
Publication of CN117293131A publication Critical patent/CN117293131A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/642—Capacitive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N97/00—Electric solid-state thin-film or thick-film devices, not otherwise provided for

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请涉及一种半导体器件及其制备方法，半导体器件包括：第一金属层，设置于基底上；介质层；设置于第一金属层背离基底的一侧；缓冲层；设置于介质层远离第一金属层的一侧；第二金属层，设置于缓冲层远离介质层的一侧；第二金属层的电位高于第一金属层的电位；以及金属环，设置于缓冲层远离介质层的一侧，且金属环围绕第二金属层的外侧设置。一方面，利用金属环的场板效应来优化第二金属层边缘处的电场分布，降低了第二金属层边缘处的电场强度，提高了半导体器件的耐压；另一方面，缓冲层可以对介质层起保护的作用，减小了等离子轰击或刻蚀等工艺对介质层的损伤，避免介质层产生缺陷，从而提高半导体器件的耐压，防止介质层被提前击穿。

Description

半导体器件及其制备方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体器件及其制备方法。
背景技术
电气隔离(Galvanicisolation)是指在电路中避免电流直接从某一区域流到另外一区域的方式，也就是在两个区域间不建立电流直接流动的路径。最初，隔离器多采用光耦隔离器，而随着CMOS工艺的不断进步，数字隔离技术开始大步前进，并逐步被市场所认可，其高可靠性和高速性，远超传统光耦技术的极限。
目前，常用的CMOS高压隔离电容器采用表面介质叠层工艺制备，其中，先在硅片表面淀积一层金属作为高压隔离电容器的下极板，然后在金属下极板上面生长一层厚二氧化硅或二氧化硅与氮化硅的复合层，作为高压隔离电容器的介质层，最后在介质层上再淀积一层金属作为高压隔离电容器的上极板。
然而，传统的高压隔离电容器中，上极板边缘处的介质层容易被提前击穿，降低了高压隔离电容器的使用寿命。
发明内容
基于此，有必要针对传统的高压隔离电容器中，上极板边缘处的介质层易被提前击穿的问题，提供一种半导体器件及其制备方法。
为了实现上述目的，第一方面，本申请提供了一种包括基底的半导体器件，所述半导体器件还包括：
第一金属层，设置于所述基底上；
介质层；设置于所述第一金属层背离所述基底的一侧；
缓冲层；设置于所述介质层远离所述第一金属层的一侧；
第二金属层，设置于所述缓冲层远离所述介质层的一侧；所述第二金属层的电位高于所述第一金属层的电位；以及
金属环，设置于所述缓冲层远离所述介质层的一侧，且所述金属环围绕所述第二金属层的外侧设置。
上述半导体器件，一方面，通过设置金属环，利用金属环的场板效应来优化第二金属层边缘处的电场分布，从而降低了第二金属层边缘处的电场强度，提高了半导体器件的耐压，防止介质层被提前击穿；另一方面，通过在介质层上设置缓冲层，使缓冲层可以对介质层起保护的作用，减小了等离子轰击或刻蚀等工艺对介质层的损伤，避免介质层产生缺陷，从而提高半导体器件的耐压，防止介质层被提前击穿，提高了半导体器件的使用寿命。
在其中一个实施例中，所述缓冲层包括电性隔离的第一缓冲层和第二缓冲层；
其中，所述第二金属层对应设置于所述第一缓冲层远离所述介质层的一侧，所述金属环对应设置于所述第二缓冲层远离所述介质层的一侧。
在其中一个实施例中，沿垂直于所述基底的表面的方向，所述第一缓冲层的截面宽度由所述第一缓冲层靠近所述介质层的一侧至另一侧逐渐增大；和/或
所述第二缓冲层的截面宽度由所述第二缓冲层靠近所述介质层的一侧至另一侧逐渐增大；
其中，所述截面宽度为所述第一缓冲层和所述第二缓冲层在所述基底上的正投影，在垂直于各自延伸方向上的尺寸。
在其中一个实施例中，所述半导体器件包括多个所述金属环，多个所述金属环围绕所述第二金属层且彼此间隔地设置。
在其中一个实施例中，所述缓冲层包括多个第二缓冲层；
每个所述第二缓冲层对应地设置于每个所述金属环靠近所述介质层的一侧；且相邻两个所述第二缓冲层之间电性隔离。
在其中一个实施例中，所述缓冲层的介电常数大于所述介质层的介电常数，且小于所述第二金属层的介电常数。
在其中一个实施例中，所述缓冲层的厚度介于200-500nm。
在其中一个实施例中，所述半导体器件还包括钝化层，所述钝化层设置于所述金属环远离所述介质层的一侧，其中，所述钝化层覆盖所述介质层裸露的表面、所述缓冲层裸露的表面以及所述第二金属层的部分表面。
第二方面，本申请还提供了一种半导体器件的制备方法，所述半导体器件的制备方法包括：
在基底上形成第一金属层；
在所述第一金属层上形成介质层；
在所述介质层上形成缓冲层；
在所述缓冲层上形成第二金属层和金属环；其中，所述金属环围绕所述第二金属层的外侧设置。
上述半导体器件的制备方法，一方面，通过设置金属环，利用金属环的场板效应来优化第二金属层边缘处的电场分布，从而降低了第二金属层边缘处的电场强度，提高了半导体器件的耐压，防止介质层被提前击穿；另一方面，通过在介质层上设置缓冲层，使缓冲层可以对介质层起保护的作用，减小了等离子轰击或刻蚀等工艺对介质层的损伤，避免介质层产生缺陷，从而提高半导体器件的耐压，防止介质层被提前击穿，提高了半导体器件的使用寿命。
在其中一个实施例中，所述在所述缓冲层上形成第二金属层和金属环的步骤包括：
在所述缓冲层上形成金属材料层；
刻蚀所述金属材料层，以形成所述第二金属层和所述金属环。
在其中一个实施例中，所述在所述缓冲层上形成第二金属层和金属环的步骤之后包括：
刻蚀所述缓冲层裸露的部分表面，以形成相互电性隔离的第一缓冲层和第二缓冲层；
在所述金属环上形成钝化层；其中，所述钝化层覆盖所述介质层裸露的表面、所述缓冲层裸露的表面以及所述第二金属层的部分表面。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请一实施例中提供的一种半导体器件的结构示意图；
图2为本申请一实施例中提供的另一种半导体器件的部分结构的立体图；
图3为本申请一实施例中提供的又一种半导体器件的部分结构的俯视图；
图4为本申请一实施例中提供的未设置金属环的半导体器件的电场分布模拟示意图；
图5为本申请一实施例中提供的设置金属环的半导体器件的电场分布模拟示意图；
图6为本申请一实施例中提供的半导体器件的制备方法的流程图；
图7为本申请一实施例中提供的半导体器件的第一金属层和介质层形成后的结构示意图；
图8为本申请一实施例中提供的半导体器件的缓冲层形成后的结构示意图；
图9为本申请一实施例中提供的半导体器件的金属材料层形成后的结构示意图；
图10为本申请一实施例中提供的半导体器件的第二金属层和金属环形成后的结构示意图；
图11为本申请一实施例中提供的半导体器件的缓冲层在刻蚀后的结构示意图；
图12为本申请一实施例中提供的半导体器件的钝化层形成后的结构示意图。
附图标记说明：
100-半导体器件；110-基底；120-第一金属层；130-介质层；140-缓冲层；141-第一缓冲层；142-第二缓冲层；143-沟槽；150-第二金属层；151-金属材料层；160-金属环；170-钝化层；180-隔离结构；190-互连结构。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可以用于描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。此外，器件也可以包括另外地取向(譬如，旋转90度或其它取向)，并且在此使用的空间描述语相应地被解释。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本申请的理想实施例(和中间结构)的示意图的横截面图来描述申请的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本申请的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本申请的范围。
需要说明的是，形成高压电容器的极板的边缘处的高电场区域限制了高压电容器的击穿电压。以高压电容器的上极板接高电位为例进行说明，具体的，一方面，上极板和下极板之间的电场强度比较均匀，而上极板的边缘处的电场强度较强。另一方面，由于高压电容器的制备工艺的影响，上极板和下极板之间的介质层会存在缺陷，尤其是靠近上极板的边缘处。上述两方面因素叠加，导致上极板的边缘处的介质层易被提前击穿，降低了高压隔离电容器的使用寿命。
鉴于上极板边缘处的介质层易被提前击穿的问题，本申请实施例提供了一种半导体器件及其制备方法。
第一方面，本申请实施例提供了一种半导体器件，该半导体器件可以是高压隔离电容器。半导体器件100包括基底110，基底110的材料可以是单晶硅、多晶硅、无定型硅、锗硅化合物、绝缘体上硅(Silicon-On-Insulator，简称SOI)或低温多晶硅(Low TemperaturePoly-Silicon，简称LTPS)等，或者本领域技术人员已知的其他材料，该基底110可以为基底110上的结构提供支撑基础。
如图1所示，该半导体器件100还包括：
第一金属层120，设置于基底110上；
介质层130；设置于第一金属层120背离基底110的一侧；其中，该介质层130包括绝缘介质，示例性的，介质层130的材料可以是二氧化硅、氮化硅或氮氧化硅等。
缓冲层140；设置于介质层130远离第一金属层120的一侧；
第二金属层150，设置于缓冲层140远离介质层130的一侧；第一金属层120和第二金属层150均用于与外部电路电性连接，第二金属层150的电位高于第一金属层120的电位；以及
金属环160，设置于缓冲层140远离介质层130的一侧，且金属环160围绕第二金属层150的外侧设置。
上述的半导体器件100，一方面，通过设置金属环160，利用金属环160的场板效应来优化第二金属层150边缘处的电场分布，从而降低第二金属层150边缘处的电场强度。可以理解的是：金属环160和第二金属层150之间形成一个电容，该电容会形成场板效应，该电容的电场将第二金属层150边缘处高密度的电场均匀分散开来，从而抑制了第二金属层150边缘处的电场峰值，提高了半导体器件100的耐压，避免介质层130被提前击穿，提高了半导体器件100的使用寿命。还可以理解的是：第二金属层150接高电位，原来在第二金属层150和介质层130之间流动的电荷，一部分会在第二金属层150和金属环160之间横向流动，从而改变了第二金属层150边缘处的电场分布，降低第二金属层150边缘处的电场强度，从而提高半导体器件100的击穿电压。
另一方面，由于制备工艺的影响，例如等离子轰击或刻蚀等工艺易对介质层130表面造成损伤，导致介质层130表面存在缺陷。通过在介质层130上设置缓冲层140，使缓冲层140可以对介质层130起保护的作用，减小了等离子轰击或刻蚀等工艺对介质层130的损伤，避免介质层130产生缺陷，从而提高半导体器件100的耐压，防止介质层130被提前击穿，提高了半导体器件100的使用寿命。
在其中一个实施例中，缓冲层140的介电常数大于介质层130的介电常数，且小于第二金属层150的介电常数。
需要说明的是，在刻蚀的过程中，采用等离子轰击时，会产生较多的带电离子。若缓冲层140的介电常数越大，缓冲层140对带电离子的吸收能力越强；反之，若缓冲层140的介电常数越小，缓冲层140对带电离子的吸收能力越弱。因此，使缓冲层140的介电常数大于介质层130的介电常数，可以使缓冲层140吸收带电离子的能力大于介质层130吸收带电离子的能力。这样，采用等离子轰击时，朝向介质层130的方向的带电离子被缓冲层140吸收，从而降低了等离子轰击对介质层130的损伤。使缓冲层140的介电常数小于第二金属层150的介电常数，一方面可以避免缓冲层140的导电能力过强，影响半导体器件100的工作性能；另一方面可以使缓冲层140吸收带电离子的能力小于第二金属层150吸收带电离子的能力。第二金属层150在形成之前为金属材料层，采用等离子轰击对金属材料层进行刻蚀时，大部分带电离子可以被金属材料层所吸收，从而使金属材料层刻蚀形成第二金属层150。
在其中一个实施例中，缓冲层140包括电性隔离的第一缓冲层141和第二缓冲层142。其中，第二金属层150对应设置于第一缓冲层141远离介质层130的一侧，金属环160对应设置于第二缓冲层142远离介质层130的一侧。
由于第二金属层150和金属环160均与缓冲层140直接接触，对应地设置第一缓冲层141和第二缓冲层142，并且使第一缓冲层141和第二缓冲层142电性隔离，可以避免第二金属层150和金属环160通过缓冲层140电性连接，防止金属环160影响半导体器件100的工作性能。
在本申请实施例中，参照图11所示，第一缓冲层141和第二缓冲层142之间设有沟槽143，以使第一缓冲层141和第二缓冲层142不直接接触，达到电性隔离的目的。
在其中一个实施例中，沿垂直于基底110的表面的方向，第一缓冲层141的截面宽度由第一缓冲层141靠近介质层130的一侧至另一侧逐渐增大；和/或，第二缓冲层142的截面宽度由第二缓冲层142靠近介质层130的一侧至另一侧逐渐增大；其中，截面宽度为第一缓冲层141和第二缓冲层142在基底110上的正投影，在垂直于各自延伸方向上的尺寸。如图3所示，W1表示第一缓冲层141的截面宽度，W2表示第二缓冲层142的截面宽度。
由于第一缓冲层141和第二缓冲层142之间具有沟槽143，这样设置，可以使介质层130被第一缓冲层141和第二缓冲层142覆盖的面积足够大，降低刻蚀工艺对介质层130的损伤程度。也可以理解为：这样，可以使沟槽143的底面积更小，使介质层130暴露的面积更小。
如图1所示，沿垂直于纸面的方向，第一缓冲层141和第二缓冲层142的截面形状可以为梯形。可以理解的是，第一缓冲层141和第二缓冲层142的截面形状还可以为其他不规则形状，本申请实施例对第一缓冲层141和第二缓冲层142的截面形状不做限定。
在其中一个实施例中，如图1所示，半导体器件100包括多个金属环160，多个金属环160围绕第二金属层150且彼此间隔地设置。
这种设置方式，相当于在金属环160的外侧“套”了一圈又一圈的金属环160，从而使多个金属环160可以优化更大范围内的电场，降低第二金属层150以外的更大范围内的电场强度，提高半导体器件100的耐压，避免介质层130被提前击穿，提高半导体器件100的使用寿命。
在其中一个实施例中，如图1所示，缓冲层140包括多个第二缓冲层142，每个第二缓冲层142一一对应地设置于每个金属环160和介质层130之间。相邻两个第二缓冲层142之间电性隔离。
同样的，参照图11所示，相邻两个第二缓冲层142之间设有沟槽143，以使相邻两个第二缓冲层142不直接接触，达到电性隔离的目的。
在其中一个实施例中，缓冲层140的厚度介于200-500nm，其中，缓冲层140的厚度指：缓冲层140的上表面至缓冲层140的下表面的距离。缓冲层140的厚度位于上述范围内，一方面能够保证缓冲层140对介质层130的保护较好，降低介质层130的损伤；另一方面能够最大程度降低半导体器件100的厚度。
在其中一个实施例中，如图1所示，半导体器件100还包括钝化层170，钝化层170设置于金属环160远离介质层130的一侧，其中，钝化层170覆盖介质层130裸露的表面、缓冲层140裸露的表面以及第二金属层150的部分表面。钝化层170可以起到保护和绝缘的作用，一方面避免金属环160与外部器件电连接，另一方面防止外力损坏金属环160。钝化层170的材料可以是氧化硅或氮化硅等。
参照图2和图3所示，可以理解的是，金属环160的数量也可以只有一个。
需要说明的是，第一金属层120和第二金属层150的形状相同，并且，第一金属层120和第二金属层150的形状可以是矩形、椭圆形或圆形等。此外，第一金属层120和第二金属层150的大小可以相同也可以不同。
请参照图4和图5所示，发明人分别对未设置金属环的半导体器件以及设有金属环160的半导体器件的电场分布分别进行了模拟，其中，图4为未设置金属环的半导体器件的电场分布模拟示意图，图5为设有金属环160的半导体器件的电场分布模拟示意图。通过对比可知，图5中的第二金属层150边缘处的电场强度小于图4中的第二金属层150边缘处的电场强度。此外，模拟数据显示，图4中的半导体器件的击穿电压为60V，图5中的半导体器件的击穿电压为66V。可见，设置金属环160可以优化第二金属层150边缘处的电场分布，提高半导体器件的耐压。
在本申请实施例中，基底110上还可以设置有隔离结构180，第一金属层120、介质层130和第二金属层140形成的电容器可以设置在相邻的隔离结构180之间。此外，基底110上还可以设置有互连结构190，用于给基底110上的电子元件通电。
第二方面，本申请实施例还提供了一种半导体器件的制备方法，如图6所示，半导体器件的制备方法包括：
S100：在基底上形成第一金属层；具体的，可以通过掩膜板形成第一金属层120的图案，然后沉积形成第一金属层120。
可以理解的是，基底110的材料可以是单晶硅、多晶硅、无定型硅、锗硅化合物、绝缘体上硅(Silicon-On-Insulator，简称SOI)或低温多晶硅(Low Temperature Poly-Silicon，简称LTPS)等，或者本领域技术人员已知的其他材料，该基底110可以为基底110上的结构提供支撑基础。第一金属层120的材料可以是铜、铝或适合于半导体加工的任何金属或金属合金。
S200：在第一金属层上形成介质层；具体的，可以通过掩膜板形成介质层130的图案，然后沉积形成介质层130。其中，介质层130的材料可以是二氧化硅。金属环160的材料可以和第一金属层120的材料相同。第一金属层120和介质层130形成后的结构如图7所示。
S300：在介质层上形成缓冲层；具体的，可以通过掩膜板形成缓冲层140的图案，然后沉积形成缓冲层140，缓冲层140的材料可以是氮化硅或氮氧化硅等。缓冲层140形成后的结构如图8所示。
S400：在缓冲层上形成第二金属层和金属环；其中，金属环160围绕第二金属层150的外侧设置。
上述半导体器件的制备方法，一方面，通过设置金属环160，利用金属环160的场板效应来优化第二金属层150边缘处的电场分布，从而降低了第二金属层150边缘处的电场强度，提高了半导体器件100的耐压，防止介质层130被提前击穿；另一方面，通过在介质层130上设置缓冲层140，使缓冲层140可以对介质层130起保护的作用，减小了等离子轰击或刻蚀等工艺对介质层130的损伤，避免介质层130产生缺陷，从而提高半导体器件100的耐压，防止介质层130被提前击穿，提高了半导体器件100的使用寿命。
在其中一个实施例中，S400：在缓冲层上形成第二金属层和金属环的步骤包括：
S410：在缓冲层上形成金属材料层；其中，金属材料层151的材料可以是铝或钨等。金属材料层151形成后的结构如图9所示。
S420：刻蚀金属材料层，以形成第二金属层和金属环。其中，可以采用干法刻蚀的工艺对金属材料层151进行刻蚀。第二金属层150和金属环160形成后的结构如图10所示。
在其中一个实施例中，S400：在缓冲层上形成第二金属层和金属环的步骤之后包括：
S500：刻蚀缓冲层裸露的部分表面，以形成相互电性隔离的第一缓冲层和第二缓冲层；其中，可以采用干法刻蚀的工艺对缓冲层140进行刻蚀，缓冲层140刻蚀后的结构如图11所示。
S600：在金属环上形成钝化层；其中，钝化层170覆盖介质层130裸露的表面、缓冲层140裸露的表面以及第二金属层150的部分表面。钝化层170的材料可以是氧化硅。钝化层170的制备工艺可以和介质层130的制备工艺相同，本申请实施例在此不再赘述。钝化层170形成后的结构如图12所示。
应该理解的是，虽然图6的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图6中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“有些实施例”、“其他实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体器件，包括基底，其特征在于，所述半导体器件还包括：
第一金属层，设置于所述基底上；
介质层；设置于所述第一金属层背离所述基底的一侧；
缓冲层；设置于所述介质层远离所述第一金属层的一侧；
第二金属层，设置于所述缓冲层远离所述介质层的一侧；所述第二金属层的电位高于所述第一金属层的电位；以及
金属环，设置于所述缓冲层远离所述介质层的一侧，且所述金属环围绕所述第二金属层的外侧设置。
2.根据权利要求1所述的半导体器件，其特征在于，所述缓冲层包括电性隔离的第一缓冲层和第二缓冲层；
其中，所述第二金属层对应设置于所述第一缓冲层远离所述介质层的一侧，所述金属环对应设置于所述第二缓冲层远离所述介质层的一侧。
3.根据权利要求2所述的半导体器件，其特征在于，沿垂直于所述基底的方向，所述第一缓冲层的截面宽度由所述第一缓冲层靠近所述介质层的一侧至另一侧逐渐增大；和/或
所述第二缓冲层的截面宽度由所述第二缓冲层靠近所述介质层的一侧至另一侧逐渐增大；
其中，所述截面宽度为所述第一缓冲层和所述第二缓冲层在所述基底上的正投影，在垂直于各自延伸方向上的尺寸。
4.根据权利要求2所述的半导体器件，其特征在于，所述半导体器件包括多个所述金属环，多个所述金属环围绕所述第二金属层彼此间隔地设置；
所述缓冲层包括多个第二缓冲层；每个所述第二缓冲层对应地设置于每个所述金属环靠近所述介质层的一侧；且相邻两个所述第二缓冲层之间电性隔离。
5.根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述缓冲层的介电常数大于所述介质层的介电常数，且小于所述第二金属层的介电常数。
6.根据权利要求1-4任一项所述的半导体器件，其特征在于，所述缓冲层的厚度介于200-500nm。
7.根据权利要求1-4中任一项所述的半导体器件，其特征在于，所述半导体器件还包括钝化层，
所述钝化层设置于所述金属环远离所述介质层的一侧，其中，所述钝化层覆盖所述介质层裸露的表面、所述缓冲层裸露的表面以及所述第二金属层的部分表面。
8.一种半导体器件的制备方法，其特征在于，所述半导体器件的制备方法包括：
在基底上形成第一金属层；
在所述第一金属层上形成介质层；
在所述介质层上形成缓冲层；
在所述缓冲层上形成第二金属层和金属环；其中，所述金属环围绕所述第二金属层的外侧设置。
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述在所述缓冲层上形成第二金属层和金属环的步骤包括：
在所述缓冲层上形成金属材料层；
刻蚀所述金属材料层，以形成所述第二金属层和所述金属环。
10.根据权利要求9所述的半导体器件的制备方法，其特征在于，所述在所述缓冲层上形成第二金属层和金属环的步骤之后包括：
刻蚀所述缓冲层裸露的部分表面，以形成相互电性隔离的第一缓冲层和第二缓冲层；
在所述金属环上形成钝化层；其中，所述钝化层覆盖所述介质层裸露的表面、所述缓冲层裸露的表面以及所述第二金属层的部分表面。
CN202210687257.3A 2022-06-17 2022-06-17 半导体器件及其制备方法 Pending CN117293131A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202210687257.3A CN117293131A (zh) 2022-06-17 2022-06-17 半导体器件及其制备方法
PCT/CN2023/074941 WO2023241070A1 (zh) 2022-06-17 2023-02-08 半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210687257.3A CN117293131A (zh) 2022-06-17 2022-06-17 半导体器件及其制备方法

Publications (1)

Publication Number Publication Date
CN117293131A true CN117293131A (zh) 2023-12-26

Family

ID=89193081

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210687257.3A Pending CN117293131A (zh) 2022-06-17 2022-06-17 半导体器件及其制备方法

Country Status (2)

Country Link
CN (1) CN117293131A (zh)
WO (1) WO2023241070A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000697A (zh) * 2012-11-23 2013-03-27 中国科学院微电子研究所 一种SiC肖特基二极管及其制作方法
CN106653830B (zh) * 2015-10-28 2019-09-17 无锡华润上华科技有限公司 半导体器件耐压结构
CN107275385B (zh) * 2017-06-23 2020-08-21 深圳市晶相技术有限公司 氮化镓半导体器件及其制备方法
TWI726591B (zh) * 2020-01-22 2021-05-01 世界先進積體電路股份有限公司 半導體裝置及其製作方法

Also Published As

Publication number Publication date
WO2023241070A1 (zh) 2023-12-21

Similar Documents

Publication Publication Date Title
US8637922B1 (en) Semiconductor device
JP3851776B2 (ja) パワーｍｏｓ素子及びｍｏｓ素子の製造方法
JP5544918B2 (ja) 炭化珪素絶縁ゲート型半導体素子およびその製造方法
CN116387311A (zh) 一种tvs器件及制造方法
KR101955055B1 (ko) 전력용 반도체 소자 및 그 소자의 제조 방법
CN107146813A (zh) 半导体装置
JP2020150157A (ja) 半導体装置
TWI481015B (zh) 高密度閘流體隨機存取記憶體裝置及方法
JP2004079988A (ja) 半導体装置
EP0660402B1 (en) Power semiconductor device
US20050227481A1 (en) Solid-state circuit assembly
CN117293131A (zh) 半导体器件及其制备方法
JP2004511086A (ja) マイクロ電子デバイスにおける均一な研磨の方法
JP2002324903A (ja) Ｓｏｉデバイスのプラズマ・チャージング損傷を最小化する構造および方法
US7141855B2 (en) Dual-thickness active device layer SOI chip structure
CN117316933A (zh) 半导体器件及其制备方法
CN117316932A (zh) 半导体器件及其制备方法
US7173309B2 (en) SOI single crystalline chip structure with multi-thickness silicon layer
CN116525448B (zh) 一种可调电压的半导体器件及其制造方法
CN210640236U (zh) 存储器及其衬垫结构
JP3338683B2 (ja) 炭化珪素半導体装置およびそれを用いた電力変換器
JP2005340579A (ja) 半導体装置、半導体製造方法、半導体製造装置および携帯情報端末機器
CN117438318B (zh) 一种半导体器件及其制备方法
US12094959B2 (en) Semiconductor device and method of manufacturing semiconductor device
TWI679752B (zh) 記憶體元件及其製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination