CN117276321A - 一种晶体管器件及存储器 - Google Patents

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刘明
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Abstract

本发明公开了一种晶体管器件及存储器，其中晶体管器件包括：栅极；半导体沟道，环绕设置在所述栅极的表面外；所述半导体沟道包括多层薄膜结构；其中，所述多层薄膜结构中包括：氧化铟薄膜层、氧化镓薄膜层和氧化锌薄膜层；第一源漏极，设置在所述半导体沟道的第一端；以及第二源漏极，设置在所述半导体沟道的第二端。本发明可实现对半导体沟道的关断控制能力和半导体沟道的迁移率进行调整和平衡。

Description

一种晶体管器件及存储器
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶体管器件及存储器。
背景技术
氧化铟镓锌(Indium Gallium Zinc Oxide，IGZO)作为一个新型的半导体材料，因其有着比非晶硅(α-Si)更高的电子迁移率，而且IGZO有着较大的开关比和较小的漏电流，这使得器件单元不工作的时候功耗降低，更加有利于降低整体产品功耗。但是目前IGZO材料作为半导体沟道应用于存储器中时，仍然存在着工作电流较低或难以关断的矛盾问题，即提高了器件工作电流往往会出现难以关断的问题，提高了关断控制能力，往往导致工作电流较低。
因此，如何较好的平衡晶体管器件的工作电流和对半导体沟道的关断控制能力成为了目前亟待解决的问题。
发明内容
鉴于上述问题，本发明提出了一种晶体管器件及存储器，可实现对半导体沟道的关断控制能力和半导体沟道的迁移率进行调整和平衡。
第一方面，本申请通过一实施例提供如下技术方案：
一种晶体管器件，包括：
栅极；半导体沟道，环绕设置在所述栅极的表面外；所述半导体沟道包括多层薄膜结构；其中，所述多层薄膜结构中包括：氧化铟薄膜层、氧化镓薄膜层和氧化锌薄膜层；第一源漏极，设置在所述半导体沟道的第一端；以及第二源漏极，设置在所述半导体沟道的第二端。
可选的，所述多层薄膜结构包括多个单元结构层，每个所述单元结构层循环堆叠，每个所述单元结构层包括：氧化铟薄膜层、氧化镓薄膜层和氧化锌薄膜层。
可选的，所述单元结构层由远离所述栅极的方向靠近所述栅极的方向依次堆叠为：氧化铟薄膜层、氧化镓薄膜层和氧化锌薄膜层。
可选的，所述单元结构层中氧化铟材料的占比为
可选的，所述单元结构层中氧化镓材料和氧化锌材料的占比相同。
可选的，每层所述氧化铟薄膜层、每层所述氧化镓薄膜层和每层氧化锌薄膜层的厚度均小于1埃。
可选的，所述半导体沟道还包括外层薄膜层；所述外层薄膜层设置在所述多层薄膜结构的最靠近所述栅极的表面，所述外层薄膜层的材料为氧化铟。
可选的，所述半导体沟道的厚度为3nm～5nm。
可选的，所述第一源漏极环绕设置在所述半导体沟道的远离所述栅极的一侧；所述第二源漏极设置在所述半导体沟道的远离所述栅极的一侧。
第二方面，基于同一发明构思，本申请通过一实施例提供如下技术方案：
一种存储器，包括：前述第一方面中任一所述的晶体管器件。
在本发明实施例中提供了一种晶体管器件及存储器，其中晶体管器件包括：栅极；半导体沟道，环绕设置在栅极的表面外；半导体沟道包括多层薄膜结构；其中，多层薄膜结构中包括：氧化铟薄膜层、氧化镓薄膜层和氧化锌薄膜层；第一源漏极，设置在所述半导体沟道的第一端；以及第二源漏极，设置在半导体沟道的第二端。本实施例通过分层结构设计可在制造过程中准确的控制铟、镓及锌中每种元素的比例，从而实现对半导体沟道的关断控制能力和半导体沟道的迁移率进行调整和平衡。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其它目的、特征和优点能够更明显易懂，以下特举本发明的具体实施方式。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1、图3、图4、图8为本发明实施例中提供的晶体管器件不同实现方式的结构示意图；
图2为本发明实施例中晶体管器件的半导体沟道的结构示意图；
图5为本发明实施例中提供的一晶体管器件的栅极位置结构示意图；
图6、图7为本发明实施例中不同晶体管器件的栅极的第二端电场分布示意图；
图9为本发明实施例中晶体管器件组成的2T0C器件结构的结构示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
请参阅图1，在本实施例中提供的一种晶体管器件10，包括：栅极11、栅绝缘层12、半导体沟道13、电极绝缘层14、第一源漏极151和第二源漏极152。
栅极11，可设置为柱状结构，该柱状结构的两端的直径可以不同。栅极11的垂直于长度方向的截面可以是圆形、椭圆形、方形等形状不做限制。例如，在一些实现方式中可采用非圆形的形状，可保证具有较大表面积，提高栅极11的控制性能。另外，介于工艺成本可采用圆形截面的栅极11，或椭圆形等近视于圆形截面的栅极11，实现较好的栅极控制性能，避免提升制造成本。栅极11的材料可采用ITO、IZO、TiN、等等，可具备较好的导电性能，另外也可采用有利于ALD(Atomic layer deposition，原子层沉积)工艺生长的金属或其他导电性强的氧化物。
进一步的，晶体管器件10还可包括衬底，栅极11、栅绝缘层12、半导体沟道13等均设置在衬底的同一侧；栅极11的长度方向可垂直于衬底，或近似的垂直于衬底。使得整个晶体管器件10为垂直结构，有利于进行更高密度的大规模堆叠。衬底材料可采用常用的衬底材料，例如Si、SiO2、SiC、等等，甚至其他柔性衬底材料，不做限制。
栅绝缘层12，环绕设置在栅极11侧面。具体的，包覆在栅极11的表面；实现半导体沟道13和栅极11之间绝缘隔离。栅绝缘层12可采用HfO、HfAlO、Al2O3等材料实现，当然栅绝缘层12也可是采用多层不同材料薄膜组合而成，不做限制。当半导体沟道13的第一端为远离衬底的一端时，则一些实现方式中，栅绝缘层12可完全将栅极11第二端包裹，有利于提高栅极11对半导体沟道13的控制性能；也可仅仅环绕在栅极11第二端的表面(不包裹端面)，有利于对栅极11下穿接线。
半导体沟道13，环绕设置在栅极11的表面外；进一步的，可环绕在栅绝缘层12远离栅极11的一侧。该结构使得半导体沟道13和栅极11之间形成CAA结构(Channel-All-Around，沟道全环绕)，即半导体沟道13环绕在栅极11外侧，这样可有效的增加半导体沟道13的面积，提升半导体沟道13载流子数量，提高了电流传导效率；同时，半导体沟道13由于是全环绕在栅极11外侧的，有效的增加了半导体沟道13与栅极11相对应的面积，从而提高了栅极11对半导体沟道13的控制性能。该种设计结构，在有限的体积下增加了栅极11对半导体沟道13的控制面积，以及半导体沟道13的面积，可实现更小的微缩。
进一步的，本实施例中半导体沟道13的可采用IGZO材料实现。请参阅图2，在一些实现方式中，半导体沟道13包括多层薄膜结构；多层薄膜结构中包括：氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133。具体的，可由氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133交替层叠形成多层薄膜结构。交替层叠的顺序不做限制。铟的比例高的半导体沟道13在相同的栅压下可以达到更大的开态电流，但器件的阈值电压比较靠负，也就是说器件的阈值电压小于0V，且距离0V较远；铟的比例低的半导体沟道13晶体管阈值电压相关对更靠正，也就是说器件的阈值电压大于0V，或者说小于0V但距离0V较近，但器件开态电流会小一些。需要说明的是，根据对器件预期性能的要求的不同，判断靠正或靠负的基准可能会发生变化；例如，可以将-1V作为基准，大于-1V为靠正，小于-1V为靠负。因此，在本实施例中通过分层结构设计可在制造过程中准确的控制铟、镓及锌中每种元素的比例，从而实现对半导体沟道13的关断控制能力和半导体沟道13的迁移率进行调整和平衡。
在一些实现方式中，多层薄膜结构包括多个单元结构层，每个单元结构层循环堆叠，每个单元结构层130包括：氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133。通过该结构实现氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133循环交叠，从而有效的提高了半导体沟道13内载流子的均匀性，保证较好的迁移率。
进一步的，该单元结构层130由远离所述栅极11的方向靠近所述栅极11的方向依次堆叠为：氧化铟薄膜层131、氧化镓薄膜层132和氧化锌薄膜层133；还可堆叠为：氧化锌薄膜层133、氧化铟薄膜层131和氧化镓薄膜层132；还可堆叠为：氧化镓薄膜层132、氧化铟薄膜层131和氧化锌薄膜层133；氧化镓薄膜层132、氧化锌薄膜层133和氧化铟薄膜层131。这样的堆叠结构可保证氧化铟薄膜层131和氧化镓薄膜层132相邻，从而可有效抑制氧空位的形成，提高器件的可控性。
在一些实现方式中，单元结构层130中氧化铟材料的占比为该比例下的氧化铟材料可在晶体管器件10相同的栅极电压条件下达到更大的开态电流；进一步的，可设置单元结构层130中的氧化镓材料和氧化锌材料的占比相同，这样在保证达到较大开态电流的同时保证栅极11对半导体沟道13具有较好的关断性能，实现半导体沟道13的大电流和易关断之间的平衡。也就是说，在一些可能的实现方式中，可将InOx：GaOx：ZnOx的比例范围确定在3:1:1～6:1:1，例如为5:1:1。
进一步的，本实施例中每层氧化铟薄膜层131、每层氧化镓薄膜层132和每层氧化锌薄膜层133的厚度均小于1埃。这样即使是交替沉积不同层的化合物，最终形成的多元素的半导体薄膜也并不能看出分层结构，仍然可以被等效认为是这几种元素的完全混合物，保证IGZO材料的其他特性。
在一些可选的实现方式中，半导体沟道13还包括外层薄膜层；外层薄膜层设置在多层薄膜结构的最靠近栅极11的表面，外层薄膜层的材料为氧化铟。也就是说，可在沉积完最后一个单元结构层130后，额外再沉积一层氧化铟，从而获得更好的界面特性，提高器件的亚阈值特性和工作电流。例如，最靠近栅极11的单元结构层130的薄膜结构为ZnOx，则在ZnOx上再额外设置一层InOx，从而获得更好的界面特性。
在一些实现方式中，半导体沟道13的厚度为3nm～5nm，从而保证半导体沟道13具有较好的迁移率，同时也有利于整个晶体管器件10的微缩和高密度大规模阵列。
第一源漏极151，设置在半导体沟道13的第一端，并与半导体沟道13连接；第二源漏极152，设置在半导体沟道13的第二端，并于半导体沟道13连接。半导体沟道13的第一端可为远离衬底的一端，半导体沟道13的第二端可为靠近衬底的一端。电极绝缘层14环绕设置在半导体沟道13远离栅极11的一侧，并且位于第一源漏极151和第二源漏极152之间；电极绝缘层14用于隔离第一源漏极151和第二源漏极152，避免第一源漏极151和第二源漏极152之间短路。
一些实现方式中，第一源漏极151可环绕设置在栅绝缘层12远离栅极11的一侧，并与半导体沟道13的第一端连接；第二源漏极152可环绕设置在栅绝缘层12远离栅极11的一侧，并与半导体沟道13的第二端连接，如图3所示。在另一些实现方式中，第一源漏极151可环绕设置在半导体沟道13的远离栅极11的一侧，第二源漏极152设置在半导体沟道13的远离栅极11的一侧，如图4所示。该种实现方式可实现源漏极与半导体沟道13之间形成更大的接触面积；有利于载流子的传导效率。
进一步，第二源漏极152包裹设置在半导体沟道13的第二端。也就是说，第二源漏极152将半导体沟道13第二端的栅绝缘层12包裹；半导体沟道13的第二端和栅极11的第二端伸入至第二源漏极152内，如图5所示。栅极11和半导体沟道13深入第二源漏极152内，半导体沟道13和第二源漏极152之间的接触面积会更大。
请参阅图6，由于栅极11也深入第二源漏极152内，栅极11的第二端可向远离栅极11第一端的方向形成电场(为了便于后文表述，本实施例中称之为第一电场)，同时可向侧面的半导体沟道13方向形成电场(为了便于后文表述，本实施例中称之为第二电场)，而该两个方向上是半导体沟道13与源漏极连接的位置。因此，栅极11和半导体沟道13伸入第二源漏极152的结构，可进一步的增强栅极11对半导体沟道13上与第二源漏极152接触位置的控制能力，从而提升整个器件的性能，避免产生漏电流。
为了保证栅极11第二端对半导体沟道13的控制能力，可将栅极11伸入第二源漏极152的长度设置为不小于10nm，从而有足够宽度的第二电场，保证对第二源漏极152接触的半导体沟道13的控制性能更好；此时，可将半导体沟道13伸入第二源漏极152的端部的外围直径控制在小于50nm，实现器件微缩。当然，在另一些实现方式中，还可将半导体沟道13的第二端端部的外围直径设置的更大，从而使得栅极11产生的第一电场足够较好的覆盖第二源漏极152，同样可实现较好的栅极11控制，如图7和图8所示；并且，此时栅极11对半导体结沟道的第二端的控制能力主要有第一电场决定，因此，栅极11伸入第二源漏极152的长度可不限定于小于10nm。
但是，在一些实现方式中若采用了更大外围直径的半导体沟道13，可能会造成器件体积难以缩小；因此，为了保证栅极11的第二端对半导体沟道13的第二端具有良好的控制性能，可控制半导体沟道13伸入第二源漏极152的端部的外围直径与栅极11伸入第二源漏极152的长度满足关系：H≥0.5×(120nm-D)，其中，H为栅极11伸入第二源漏极152的长度，D为半导体沟道13伸入第二源漏极152的端部的外围直径，并且此时可控制D≤100nm。从而实现第一电场和第二电场之间的平衡，保证栅极11对半导体沟道13第二端的控制性能的同时，有利于器件进一步的微缩、做小，如图5所示。不仅如此，当将半导体沟道13伸入第二源漏极152且并未穿透时，半导体沟道13靠近第二源漏极152的端部的端面和侧面均能够和第二源漏极152形成良好的接触，有效的降低了接触电阻；另外，当将半导体沟道13的第二端端部直径设计得更大时，可进一步的增加半导体沟道13与第二源漏极152的接触面积，降低接触电阻。
在一些实现方式中，第二源漏极152可环绕设置在半导体沟道13的远离栅极11的表面，并位于半导体沟道13的第二端。该种结构可便于在制造过程中将第二源漏极152刻蚀至穿透，从而在孔内沉积半导体沟道13、栅绝缘层12和栅极11，免于对第二源漏极152进行刻蚀厚度的控制。
第一源漏极151和第二源漏极152可采用TiN、W、Mo等材料形成，这些材料的功函数可较好的与IGZO材料相适应，并且具备较好的抗氧化性能。
还需要说明的是，由于本实施例中的晶体管器件10由于栅极11向上穿透，且第二源漏极152位于下方，可便于形成2T0C器件结构，占用面积小，如9所示，一晶体管器件的栅极11与另一晶体管器件的第二源漏极152连接。
综上所述，本实施例中提供的一种晶体管器件，包括：栅极；半导体沟道，环绕设置在栅极的表面外；半导体沟道包括多层薄膜结构；其中，多层薄膜结构中包括：氧化铟薄膜层、氧化镓薄膜层和氧化锌薄膜层；第一源漏极，设置在所述半导体沟道的第一端；以及第二源漏极，设置在半导体沟道的第二端。通过分层结构设计可在制造过程中准确的控制铟、镓及锌中每种元素的比例，从而实现对半导体沟道的关断控制能力和半导体沟道的迁移率进行调整和平衡。
基于同一发明构思，在本发明的又一实施例中还提供了一种存储器，包括：前述实施例中任一所述的晶体管器件。
需要说明的是，本实施例提供的一种存储器，其采用了前述实施例中的晶体管器件，因此该存储器具备的有益效果可参照前述实施例中的阐述，本实施例中不再赘述。另外，晶体管器件以及存储器中每个结构被制作时的具体工艺实现可采用现有的工艺技术，本实施例中不作限制。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种晶体管器件，其特征在于，包括：
栅极；
半导体沟道，环绕设置在所述栅极的表面外；所述半导体沟道包括多层薄膜结构；其中，所述多层薄膜结构中包括：氧化铟薄膜层、氧化镓薄膜层和氧化锌薄膜层；
第一源漏极，设置在所述半导体沟道的第一端；以及
第二源漏极，设置在所述半导体沟道的第二端。
2.如权利要求1所述的晶体管器件，其特征在于，所述多层薄膜结构包括多个单元结构层，每个所述单元结构层循环堆叠，每个所述单元结构层包括：氧化铟薄膜层、氧化镓薄膜层和氧化锌薄膜层。
3.如权利要求2所述的晶体管器件，其特征在于，所述单元结构层由远离所述栅极的方向靠近所述栅极的方向依次堆叠为：氧化铟薄膜层、氧化镓薄膜层和氧化锌薄膜层。
4.如权利要求2所述的晶体管器件，其特征在于，所述单元结构层中氧化铟材料的占比为
5.如权利要求2所述的晶体管器件，其特征在于，所述单元结构层中氧化镓材料和氧化锌材料的占比相同。
6.如权利要求2所述的晶体管器件，其特征在于，每层所述氧化铟薄膜层、每层所述氧化镓薄膜层和每层氧化锌薄膜层的厚度均小于1埃。
7.如权利要求1所述的晶体管器件，其特征在于，所述半导体沟道还包括外层薄膜层；所述外层薄膜层设置在所述多层薄膜结构的最靠近所述栅极的表面，所述外层薄膜层的材料为氧化铟。
8.如权利要求1所述的晶体管器件，其特征在于，所述半导体沟道的厚度为3nm～5nm。
9.如权利要求1所述的晶体管器件，其特征在于，所述第一源漏极环绕设置在所述半导体沟道的远离所述栅极的一侧；所述第二源漏极设置在所述半导体沟道的远离所述栅极的一侧。
10.一种存储器，其特征在于，包括：权利要求1-9中任一所述的晶体管器件。
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KR100541515B1 (ko) * 2004-07-22 2006-01-11 삼성전자주식회사 수직 채널 패턴을 갖는 반도체 장치 및 이를 제조하는 방법
US9362413B2 (en) * 2013-11-15 2016-06-07 Cbrite Inc. MOTFT with un-patterned etch-stop
WO2019130127A1 (en) * 2017-12-26 2019-07-04 King Abdullah University Of Science And Technology Silicon nanotube, negative-capacitance transistor with ferroelectric layer and method of making
US20200091156A1 (en) * 2018-09-17 2020-03-19 Intel Corporation Two transistor memory cell using stacked thin-film transistors
TWI743568B (zh) * 2018-10-09 2021-10-21 美商美光科技公司 包括垂直電晶體之裝置及其相關方法
TWI707438B (zh) * 2019-07-19 2020-10-11 力晶積成電子製造股份有限公司 電路架構

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