CN117156861A - 一种电荷俘获型可编程单电容非易失性存储器及其制备方法 - Google Patents
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Abstract
本发明公开了一种电荷俘获型可编程单电容非易失性存储器，包括衬底层，在所述衬底层表面的第一区域，沿远离衬底层之方向，依次设置隧穿层氧化物、电荷捕获层、阻挡层氧化物和顶电极；在所述衬底层表面的第二区域，沿远离衬底层之方向，依次设置掺杂区和底电极，所述掺杂区与衬底层的掺杂类型相反；通过施加顶电极电压，使得半导体产生反型和耗尽状态，以顶电极与底电极之间总电容对应高电容状态和低电容状态，即逻辑状态“1”和逻辑状态“0”。本发明可解决传统基于电流型读取机制的三端存储器件以及新兴两端阻变机制存储器件所存在的“潜行电流通路”及其所导致的额外功耗和噪声串扰问题。
Description
技术领域
本发明属于半导体存储器技术领域，涉及电荷俘获型存储器件，特别涉及一种电荷俘获型可编程单电容非易失性存储器及其制备方法。
背景技术
在大数据时代，不断增长的数据量和数据密集型计算任务要求新兴的非易失性存储器(NVM)具有数据存储密度高、功耗低、可靠性好等特点。
电荷俘获(Charge Trap，CT)型存储器栅堆叠结构为控制栅-阻挡层氧化物-存储层-隧穿氧化层，浮栅存储器(Floating Gate,FG)栅堆叠结构为控制栅-阻挡层氧化物-浮栅层-隧穿氧化层。在静态工作条件下，由于CT型和FG型器件栅堆叠结构中两层氧化物的存在，存储的电荷不会泄露，从而实现非易失的特性。电荷俘获型存储器和浮栅存储器均是通过隧穿机制实现电荷捕获和释放从而使阈值电压(ΔVTH)偏移产生存储窗口，利用电流型读取机制的非易失性存储器技术。但随着集成电路先进节点的进一步微缩，所述此类三端结构电荷捕获型存储器件的电流型读取机制面临着“潜行电流通路”及其所导致的额外功耗和噪声串扰问题。
此外，譬如阻变随机存储器(RRAM),相变存储器(PCM),铁电隧道结(FTJ)等新兴两端非易失性存储器件，均是基于阻变原理(电流读取机制)，显然也会面临上述功耗及串扰问题。因此，本发明针对传统基于电流型读取机制的三端电荷俘获/浮栅型存储器件以及新兴两端阻变机制存储器件所存在的“潜行电流通路”及其所导致的额外功耗和噪声串扰问题。提出一种两端结构的电荷俘获型单电容非易失性存储器件，电容型读取方式可降低额外功耗和噪声串扰问题，且两端结构可为器件进一步微缩及模拟存算一体实现提供更简易的实现方式。
发明内容
为了克服上述现有技术的缺点，本发明的目的在于提供一种电荷俘获型可编程单电容非易失性存储器及其制备方法，以期解决传统基于电流型读取机制的三端存储器件以及新兴两端阻变机制存储器件所存在的“潜行电流通路”及其所导致的额外功耗和噪声串扰问题。
为了实现上述目的，本发明采用的技术方案是：
一种电荷俘获型可编程单电容非易失性存储器，包括衬底层，在所述衬底层表面的第一区域，沿远离衬底层之方向，依次设置隧穿层氧化物、电荷捕获层、阻挡层氧化物和顶电极；在所述衬底层表面的第二区域，沿远离衬底层之方向，依次设置掺杂区和底电极，所述掺杂区与衬底层的掺杂类型相反；通过施加顶电极电压，使得半导体产生反型和耗尽状态，以顶电极与底电极之间总电容对应高电容状态和低电容状态，即逻辑状态“1”和逻辑状态“0”。
在一个实施例中，所述衬底层为n/p轻掺杂的Si、Ge、SiGe、GaN、GaAs、SiC、SOI中的任意一种；所述电荷捕获层为氮化硅材料，或氧化铪基的线性/铁电/反铁电材料，所述隧穿层氧化物为氮氧化硅、氧化铝、二氧化硅、二氧化钛的任意一种；所述阻挡层氧化物为氧化铝、二氧化硅、二氧化钛中的任意一种。
在一个实施例中，所述隧穿层氧化物的厚度小于所述阻挡层氧化物的厚度；所述顶电极作为字线(WL)与外界电控制电路相连，所述底电极作为位线(BL)与外界电读出电路相连；字线材料与位线材料为多晶硅、金属钨、金属钛、金属铝、氮化钽、氮化钛、氮化钨中的任意一种。
在一个实施例中，所述第一区域与所述第二区域位于衬底层的同一侧并具有间距，且所述掺杂区远离衬底层的一侧与所述隧穿层氧化物靠近衬底层的一侧位于同一平面。
在一个实施例中，所述顶电极的堆叠结构为平面结构、Fin结构或GAA结构。
在一个实施例中，当所述衬底层为p型，所述掺杂区为n型掺杂，则：
向顶电极施加正电压，电子响应并从隧穿层氧化物至电荷捕获层中，即电子写入过程，此时，掺杂区与衬底层之间产生耗尽层电容，器件总电容呈现低电容态(LCS)，器件对应存储状态“0”；
向顶电极施加负电压，电子被从电荷捕获层中擦除，即电子擦除过程，此时，半导体表面到反型状态，器件总电容呈现高电容态(HCS)，器件对应存储状态“1”。
当所述衬底层为n型，所述掺杂区为p型掺杂，则：
向顶电极施加正电压，电子响应并从隧穿层氧化物至电荷捕获层中，即电子写入过程，此时，掺杂区与衬底层之间产生反型层，器件总电容呈现高电容态(HCS)，器件对应存储状态“1”；
向顶电极施加负电压，电子被从电荷捕获层中擦除，即电子擦除过程，此时，掺杂区与衬底层之间产生耗尽层电容，器件总电容呈现低电容态(LCS)，器件对应存储状态“0”。
在一个实施例中，通过对施加的电压脉冲的幅值或宽度调节，实现若干中间电容值存储状态，从而实现多比特存储。
本发明还提供了所述电荷俘获型可编程单电容非易失性存储器的制备方法，包括如下步骤：
1)选择一种半导体材料作为半导体衬底层；
2)利用淀积工艺，在半导体衬底层上方淀积一层1-3nm厚的氧化物/氮氧化物材料，形成隧穿层氧化物；
3)利用淀积工艺，在隧穿层氧化物上方淀积一层5-20nm厚的氮化硅材料、氧化铪基高介电常数材料，形成电荷捕获层；
4)利用淀积工艺，在电荷捕获层上方淀积一层5-10nm厚的氧化物材料，形成阻挡层氧化物；
5)利用淀积或溅射工艺，在阻挡层氧化物上方生长一层金属材料，形成顶电极；
6)图形化并刻蚀顶电极堆叠层；
7)采用离子注入工艺形成与衬底类型不同的掺杂区；
8)采用电子束蒸发工艺形成底电极。
本发明所述电荷俘获型可编程单电容非易失性存储器可工作人工神经网络中的存算融合单元，其中，通过设计负脉冲和正脉冲编程电压，从而以准线性方式可逆调制器件总电容值。
具体地，所述电荷俘获型可编程单电容非易失性存储器构成阵列，并通过如下方法进行向量-矩阵乘法操作：
基于公式，在远小于电荷隧穿产生电压的三角形电压波形下读取位移电流，区分器件电容状态，从而使器件电容状态在读取过程中保持稳定(即非破坏性)；
通过输入三角电压的不同斜率和电荷俘获型可编程单电容非易失性存储器件电容值的矩阵内容对输入矢量进行编码，直接从每列中收集的位移电流中读取VMM结果。
其中In为第n列读出的位移电流；Cin为写入电容值，为测试信号的不同斜率。
与现有技术相比，本发明的有益效果是：
1.本发明通过利用电荷浮获机制，获得两端结构的可编程电容型非易失性存储器件，进一步降低电流读取型三端电荷俘获型存储器件额外功耗和噪声串扰问题；
2.本发明可以非常容易的植入当前NAND存储器制备工艺，且相比单铁电型电容型存储器由于矫顽电场限制的编程/擦除电压范围，本发明所述器件电压扩展性更强，因此可以更好地实现高密度集成及多比特存储。
3.本发明所述器件具备神经形态计算能力，为模拟存算一体硬件实现提供更简易的实现方式。
附图说明
图1是本发明器件结构示意图。
图2是本发明实施例中的器件工作原理示意图，其中(a)为写入原理，(b)为擦除原理。
图3是本发明实施例中的器件存储状态的读取结果示意图。
图4是本发明器件的制备工艺图。
图5是基于本发明存储器的阵列及VMM操作示意图。
具体实施方式
下面结合附图和实施例详细说明本发明的实施方式。
如前所述，传统基于电流型读取机制的三端存储器件，即三端电荷俘获型/浮栅存储器件，以及新兴两端阻变机制存储器件，均存在“潜行电流通路”，从而不可避免地导致的额外功耗，并产生噪声串扰问题。电容型读取方式具备无损读取能力，可降低额外功耗，并在一定程度上解决噪声串扰问题，且两端结构可为器件进一步微缩及模拟存算一体的神经形态计算硬件实现提供更简易的实现方式。
基于此，本发明提供了一种电荷俘获型可编程单电容非易失性存储器，该存储器是两端结构的电荷俘获型可编程单电容非易失性存储器件，基于顶电极-阻挡层氧化物-存储层-隧穿氧化层堆叠结构。如图1所示，本发明包括衬底层5，在所述衬底层5表面的第一区域，沿远离衬底层5之方向，依次设置隧穿层氧化物4、电荷捕获层3、阻挡层氧化物2和顶电极1；在所述衬底层5表面的第二区域，沿远离衬底层5之方向，依次设置掺杂区7和底电极6，所述掺杂区7与衬底层5的掺杂类型相反。
根据本发明的结构，通过施加顶电极电压，使得电荷基于隧穿机制在存储层(即电荷捕获层3)与衬底层5之间的俘获与去俘获产生，从而使得半导体产生反型和耗尽状态，以顶电极1与底电极6之间总电容对应高电容状态(HCS)和低电容状态(LCS)，即逻辑状态“1”和逻辑状态“0”，且根据编程信号的不同(不同顶电极电压的幅值/脉冲宽度)，可以得到不同中间状态。
在本发明的结构中，顶电极1作为字线(WL)与外界电控制电路相连，存储器字线WL在存储器操作中起到连接存储单元与外界电控制电路的桥梁作用，通过控制字线的电压水平，实现对存储单元的选通、写入和其他控制操作。底电极6作为位线(BL)与外界电读出电路相连，位线BL传递存储单元中的数据信号到读出电路，并通过放大和处理这些信号来实现读取操作。此外，位线还用于控制存储单元和读出电路之间的交互，确保正确的数据传输和操作执行。本发明字线材料与位线材料可选为多晶硅、金属钨、金属钛、金属铝、氮化钽、氮化钛、氮化钨中的任意一种。
阻挡层氧化物2可选为氧化铝、二氧化硅、二氧化钛中的任意一种。
电荷捕获层3可选为氮化硅材料，或为氧化铪基的线性/铁电/反铁电高介电常数材料，此处高介电常数材料是指介电常数大于SiO2介电常数3.9的材料，例如HfO2、HfxAl1- xO2、HfxZr1-xO2、HfxY1-xO2、HfxGd1-xO2、HfxSr1-xO2、HfxSi1-xO2、HfxLa1-xO2中的任意一种。其中，电荷捕获层3为氧化铪基的线性/铁电/反铁电高介电常数材料时，由于介电常数比氮化硅更高、容易获得更多缺陷密度，且为铁电/反铁电相时，可以辅助电荷隧穿发生，从而可提升器件的存储特性及写入擦除速度。
隧穿层氧化物4可选为氮氧化硅、氧化铝、二氧化硅、二氧化钛的任意一种，其比阻挡层氧化物2的厚度更薄，以使隧穿更容易发生。
衬底层5可选为n/p轻掺杂的Si、Ge、SiGe、GaN、GaAs、SiC、SOI中的任意一种，掺杂区7与衬底层5掺杂类型相反，用来提供少数载流子快速响应，从而提高写入擦除速度。
在本发明的实施例中，所述的第一区域与所述的第二区域位于衬底层5的同一侧并具有间距，且所述的掺杂区7远离衬底层5的一侧与所述隧穿层氧化物4靠近衬底层5的一侧位于同一平面，其最终形状可参考图1所示。
在本发明的实施例中，单器件结构图1所示以2D平面结构为例，顶电极1的堆叠结构包含且不限于Fin结构，GAA结构。
本发明的具体原理，以衬底层5采用p型衬底为例，器件工作原理如图2所示：向顶电极1施加正电压，底电极6接地时，由于掺杂区7为n型掺杂，电子快速响应并从隧穿层氧化物4隧穿至电荷捕获层3中，即电子写入过程，如图2中(a)所示，此时，掺杂区7与衬底层5之间产生耗尽层电容，器件总电容呈现低电容态(LCS)，器件对应存储状态“0”。反之，向顶电极1施加负电压，底电极6接地时，电子被从电荷捕获层3中擦除，即电子擦除过程，如图2中(b)所示，此时，顶电极堆叠层下方产生大量电子，即半导体表面达到反型状态，器件总电容呈现高电容态(HCS)，器件对应存储状态“1”。
同理，当所述衬底层5为n型，所述掺杂区7为p型掺杂，则：
向顶电极1施加正电压，电子响应并从隧穿层氧化物4至电荷捕获层3中，即电子写入过程，此时，掺杂区7与衬底层5之间产生反型层，器件总电容呈现高电容态(HCS)，器件对应存储状态“1”；
向顶电极1施加负电压，电子被从电荷捕获层3中擦除，即电子擦除过程，此时，掺杂区7与衬底层5之间产生耗尽层电容，器件总电容呈现低电容态(LCS)，器件对应存储状态“0”。
本发明所述器件读写操作方式以及读取状态如图3所示，写入操作：在器件顶电极1施加电压脉冲，实现存储状态写入过程，将器件置于高电容态(HCS)/低电容态(LCS)，即逻辑“1”/逻辑“0”状态。值得注意的是，通过电压脉冲的幅值或宽度调节，可实现若干中间电容值存储状态，从而实现多比特存储。读取操作：采用小电压范围读取方法，小电压范围的选取不会导致隧穿发生，即不会破坏器件原始存储状态，是一种非破坏性读取操作。进一步地，通过器件的合理设计(如电极的选择，衬底类型、衬底掺杂的选择等共同耦合作用下，使得读取电压在0V时实现读出电容窗口最大)，可以在0V处读取存储状态(图3所示)，存储窗口(MW)是通过在选定读取电压(Vread)，HCS与LCS差值衡量，中间态的数目由HCS/LCS比值衡量。
本发明器件制备方法如图4所示，主要包括如下步骤：
1)选择一种半导体材料作为半导体衬底层5；
2)利用淀积工艺，在半导体衬底层5上方淀积一层1-3nm厚的氧化物/氮氧化物材料，形成隧穿层氧化物4；
3)利用淀积工艺，在隧穿层氧化物4上方淀积一层5-20nm厚的氮化硅材料，或氧化铪基高介电常数材料，形成电荷捕获层3；
4)利用淀积工艺，在电荷捕获层3上方淀积一层5-10nm厚的氧化物材料，形成阻挡层氧化物2；
5)利用淀积或溅射工艺，在阻挡层氧化物2上方生长一层金属材料，形成顶电极1；
6)图形化并刻蚀顶电极堆叠层(即顶电极1、阻挡层氧化物2、电荷捕获层3以及隧穿层氧化物4)；
7)采用离子注入工艺形成与衬底类型不同的掺杂区7；
8)采用电子束蒸发工艺形成底电极。
本发明器件实现神经形态计算操作如下：本发明所述器件基于电荷俘获/去俘获原理，具备可编程忆容、非易失和多电容特性，可用于模拟突触权重。通过负脉冲和正脉冲编程电压的特定设计，电容值可以以准线性方式可逆调制，因此本发明在人工神经网络(ANN)中具有良好的应用潜力，可用作用于人工神经网络中的存算融合单元。
人工神经网络并行计算的基础是向量-矩阵乘法(Vector-MatrixMultiplication,VMM)操作，基于本发明电荷俘获型可编程单电容非易失性存储器构成的阵列及VMM操作如图5所示：以3*3阵列连接为例，基于公式，通过在设计的远小于电荷隧穿产生电压的三角形电压波形下读取位移电流(I＝C×dV/dt)来区分器件电容状态，从而使器件电容状态在读取过程中保持稳定(即非破坏性)，其中In为第n列读出的位移电流；Cin为写入电容值，为测试信号的不同斜率。通过输入三角电压的不同斜率和电荷俘获型可编程单电容非易失性存储器件电容值的矩阵内容对输入矢量进行编码，可以直接从每列中收集的位移电流中读取VMM结果。且在获取位移电流的过程中不会产生焦耳热，具备显著的低功耗优势。
Claims (10)
1.一种电荷俘获型可编程单电容非易失性存储器，其特征在于，包括衬底层(5)，在所述衬底层(5)表面的第一区域，沿远离衬底层(5)之方向，依次设置隧穿层氧化物(4)、电荷捕获层(3)、阻挡层氧化物(2)和顶电极(1)；在所述衬底层(5)表面的第二区域，沿远离衬底层(5)之方向，依次设置掺杂区(7)和底电极(6)，所述掺杂区(7)与衬底层(5)的掺杂类型相反；通过施加顶电极电压，使得半导体产生反型和耗尽状态，以顶电极(1)与底电极(6)之间总电容对应高电容状态和低电容状态，即逻辑状态“1”和逻辑状态“0”。
2.根据权利要求1所述电荷俘获型可编程单电容非易失性存储器，其特征在于，所述衬底层(5)为n/p轻掺杂的Si、Ge、SiGe、GaN、GaAs、SiC、SOI中的任意一种；所述电荷捕获层(3)为氮化硅材料，或氧化铪基的线性/铁电/反铁电材料，所述隧穿层氧化物(4)为氮氧化硅、氧化铝、二氧化硅、二氧化钛的任意一种；所述阻挡层氧化物(2)为氧化铝、二氧化硅、二氧化钛中的任意一种。
3.根据权利要求1或2所述电荷俘获型可编程单电容非易失性存储器，其特征在于，所述隧穿层氧化物(4)的厚度小于所述阻挡层氧化物(2)的厚度；所述顶电极(1)作为字线(WL)与外界电控制电路相连，所述底电极(6)作为位线(BL)与外界电读出电路相连；字线材料与位线材料为多晶硅、金属钨、金属钛、金属铝、氮化钽、氮化钛、氮化钨中的任意一种。
4.根据权利要求1所述电荷俘获型可编程单电容非易失性存储器，其特征在于，所述第一区域与所述第二区域位于衬底层(5)的同一侧并具有间距，且所述掺杂区(7)远离衬底层(5)的一侧与所述隧穿层氧化物(4)靠近衬底层(5)的一侧位于同一平面。
5.根据权利要求1所述电荷俘获型可编程单电容非易失性存储器，其特征在于，所述顶电极(1)的堆叠结构为平面结构、Fin结构或GAA结构。
6.根据权利要求1所述电荷俘获型可编程单电容非易失性存储器，其特征在于，当所述衬底层(5)为p型，所述掺杂区(7)为n型掺杂，则：
向顶电极(1)施加正电压，电子响应并从隧穿层氧化物(4)至电荷捕获层(3)中，即电子写入过程，此时，掺杂区(7)与衬底层(5)之间产生耗尽层电容，器件总电容呈现低电容态(LCS)，器件对应存储状态“0”；
向顶电极(1)施加负电压，电子被从电荷捕获层(3)中擦除，即电子擦除过程，此时，半导体表面到反型状态，器件总电容呈现高电容态(HCS)，器件对应存储状态“1”；
当所述衬底层(5)为n型，所述掺杂区(7)为p型掺杂，则：
向顶电极(1)施加正电压，电子响应并从隧穿层氧化物(4)至电荷捕获层(3)中，即电子写入过程，此时，掺杂区(7)与衬底层(5)之间产生反型层，器件总电容呈现高电容态(HCS)，器件对应存储状态“1”；
向顶电极(1)施加负电压，电子被从电荷捕获层(3)中擦除，即电子擦除过程，此时，掺杂区(7)与衬底层(5)之间产生耗尽层电容，器件总电容呈现低电容态(LCS)，器件对应存储状态“0”。
7.根据权利要求1所述电荷俘获型可编程单电容非易失性存储器，其特征在于，通过对施加的电压脉冲的幅值或宽度调节，实现若干中间电容值存储状态，从而实现多比特存储。
8.权利要求1所述电荷俘获型可编程单电容非易失性存储器的制备方法，其特征在于，包括如下步骤：
1)选择一种半导体材料作为半导体衬底层(5)；
2)利用淀积工艺，在半导体衬底层上方淀积一层1-3nm厚的氧化物/氮氧化物材料，形成隧穿层氧化物(4)；
3)利用淀积工艺，在隧穿层氧化物(4)上方淀积一层5-20nm厚的氮化硅材料、氧化铪基高介电常数材料，形成电荷捕获层(3)；
4)利用淀积工艺，在电荷捕获层(3)上方淀积一层5-10nm厚的氧化物材料，形成阻挡层氧化物(2)；
5)利用淀积或溅射工艺，在阻挡层氧化物(2)上方生长一层金属材料，形成顶电极(1)；
6)图形化并刻蚀顶电极堆叠层；
7)采用离子注入工艺形成与衬底类型不同的掺杂区(7)；
8)采用电子束蒸发工艺形成底电极(6)。
9.权利要求1所述电荷俘获型可编程单电容非易失性存储器用于人工神经网络中的存算融合单元的应用，其中，通过设计负脉冲和正脉冲编程电压，从而以准线性方式可逆调制器件总电容值。
10.根据权利要求9所述应用，其特征在于，所述电荷俘获型可编程单电容非易失性存储器构成阵列，并通过如下方法进行向量-矩阵乘法操作：
基于公式，在远小于电荷隧穿产生电压的三角形电压波形下读取位移电流，区分器件电容状态，从而使器件电容状态在读取过程中保持稳定；其中In为第n列读出的位移电流；Cin为写入电容值，为测试信号的不同斜率；
通过输入三角电压的不同斜率和电荷俘获型可编程单电容非易失性存储器件电容值的矩阵内容对输入矢量进行编码，直接从每列中收集的位移电流中读取VMM结果。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311212620.7A CN117156861A (zh) | 2023-09-20 | 2023-09-20 | 一种电荷俘获型可编程单电容非易失性存储器及其制备方法 |
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