CN117059654A - 一种半导体功率器件 - Google Patents
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Abstract
本发明公开一种半导体功率器件，涉及半导体技术领域，包括：衬底，漂移层，漂移层位于所述衬底的上表面；阱区，阱区之间形成JFET区，其中漂移层的JFET区设置有一个以上柱状结构；其中所述漂移区为第一导电类型，漂移层的JFET区设置的柱状结构是与所述第一导电类型相反的第二导电类型；源区，设置在阱区的上表面；栅氧层，栅氧层位于漂移层的上表面，且与所述阱区和源区接触；栅电极、源电极和漏电极。本发明引入一个以上柱状掺杂区域。此种n/p交替的结构，平衡VDMOS耐压性能和导通电阻的半导体功率器件。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体功率器件。
背景技术
对功率器件VDMOS而言，具体的结构设计常常需要在导通电阻和最大阻断耐压值之间取得平衡。提高外延层的掺杂浓度或增加结型场效应(JFET)区域的宽度，都能提高导通电阻。但无论是高的外延层浓度还是宽的JFET宽度，都会使器件的阻断(耐击穿)性能恶化。宽的JFET还会使场氧化层在阻断模式中承受更高的电场，从而降低场氧的长期可靠性。
在VDMOS的结构设计中，需要同时虑及导通电阻和阻断耐压性能。为了保证阻断耐压性能，外延n-的掺杂浓度必须足够低。以保证阻断状态时n-的耗尽区有足够的宽度来承担漏极的高压。但因为外延层，特别是JFET区域，是电流通道的重要部分，低掺杂的外延n-会显著增加器件的导通电阻。
为了在有限的外延n-的掺杂浓度下增加导电性能，常常使用的一种方法是增加JFET区域的宽度。但是JFET的最大宽度受阻断性能的制约。同时，宽的JFET会使场氧直接更多地暴露在高电场之下，因此会降低器件的长期可靠性，特别是氧化物相关的可靠性，例如TDDB(time to breakdown)，nBTI(negative Bias Temperature Instability)等等。其中nTBI还会引起阈值电压漂移，造成器件操作窗口变化。
如上文所言，导通电阻跟阻断耐压是一对互相制约的参数。在现有的器件结构上，原则上不可能提升一个参数性能而不影响另外一个性能。
发明内容
本发明为了解决至少一种现有技术中的缺点，提供了一种采用超结结构来平衡VDMOS耐压性能和导通电阻的半导体功率器件。
具体方案如下文：
一种半导体功率器件，包括：
衬底，
漂移层，漂移层位于所述衬底的上表面；
阱区，阱区之间形成JFET区，其中漂移层的JFET区设置有一个以上柱状结构；
其中所述漂移区为第一导电类型，漂移层的JFET区设置的柱状结构是与所述第一导电类型相反的第二导电类型；
源区，设置在阱区的上表面；
栅氧层，栅氧层位于漂移层的上表面，且与所述阱区和源区接触；
栅电极、源电极和漏电极。
优选的，所述柱状结构的掺杂浓度在5x1017/cm3到5x1018/cm3之间。
优选的，所述柱状结构的下沿与阱区下沿对齐。以保证柱状结构能与阱区在阻断过程中的耗尽区前沿能一致变化。
优选的，所述柱状结构之间的间隔为0.2微米至1微米。
优选的，所述柱状结构与场氧层的距离为0.2微米至1微米之间。
优选的，所述柱状结构在半导体功率器件横切面上的分布包括蜂窝分布、阵列分布或单列分布；
所述柱状结构在半导体功率器件横切面上的形状包括三角形、圆形、椭圆形、矩形、正n边形中的任意一种或多种。
优选的，所有所述柱状结构尺寸均相同。
优选的，至少有一个所述柱状结构的尺寸与其他所述柱状结构的尺寸不同。
优选的，器件包括n沟道功率器件。
优选的，器件包括p沟道功率器件。
本发明的有益效果：
本发明通过在JFET区域引入超结(super junction)结构，使耗尽区域在横向能通过超结原理而具有可延展性。优化的超结结构能保证导通通道的扩展的同时，不影响阻断耐压性能。同时也能确保场氧不会直接暴露于高电压之下，因此器件长期的可靠性不会受到损害。
相比于传统VDMOS或者JFET掺杂增强的VDMOS器件，本技术能同时改善导通电流、阻断电压和场氧在阻断偏压下的场强。
本技术具有可延展性，能够依靠增加超结单元的数目而持续提升导通电流，而不会影响阻断电压和场氧在阻断偏压下的场强。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是传统VDMOS功率器件的剖面示意图；
图2是本申请VDMOS功率器件的剖面示意图；
图3是传统VDMOS功率器件的性能参数随JFET宽度变化图；
图4是增强型JFET SiC VDMOS的性能参数随JFET宽度的变化图；
图5是具有柱状结构的JFET的VDMOS器件结构示意图；
图6是在阻断操作下JFET区域n-临近各区域的耗尽层边缘轮廓示意图；
图7是JFET区域具有1个p+柱状的器件与增强型JFET掺杂的器件性能比较图；
图8是JFET区域的p+柱状数量对器件性能的影响示意图；
图9是横坐标为器件整体宽度的JFET区域的p+柱状数量对器件性能的影响示意图。
具体实施方式
下面结合实施例对本发明做进一步的详细说明，以下实施例是对本发明的解释而本发明并不局限于以下实施例。
一种半导体功率器件，实施为n沟道功率器件或p沟道功率器件，结构包括：
衬底，
漂移层，漂移层位于所述衬底的上表面；
阱区，阱区之间形成JFET区，其中漂移层的JFET区设置有一个以上柱状结构；
其中所述漂移区为第一导电类型，漂移层的JFET区设置的柱状结构是与所述第一导电类型相反的第二导电类型；
源区，设置在阱区的上表面；
栅氧层，栅氧层位于漂移层的上表面，且与所述阱区和源区接触；
栅电极、源电极和漏电极。
本申请所述超结结构是在传统VDMOS结构的JFET区域中，引入一个以上柱状掺杂区域。此种n/p交替的结构，即形成了本申请所述的超结结构。
作为一些可行的实施方式，若柱状掺杂区域为多个，在半导体功率器件横切面上的分布包括蜂窝分布、阵列分布或单列分布；
作为一些可行的实施方式，所述柱状结构在半导体功率器件横切面上的形状包括三角形、圆形、椭圆形、矩形、正n边形中的任意一种或多种。即一个器件中的所有柱状结构为一种横切面形状，或一个器件中的所有柱状结构包括两个以上的横切面形状。
优选的，所有所述柱状结构尺寸均相同，性能稳定；
优选的，至少有一个柱状结构的尺寸与其他柱状结构的尺寸不同。
优选的，所述柱状结构的掺杂浓度在5x1017/cm3到5x1018/cm3之间。
优选的，所述柱状结构的下沿与阱区下沿对齐。
优选的，所述柱状结构之间的间隔为0.2微米至1微米。
可选地配置参数，各间隔设置需要使得：1)在器件导通模式时p+区/n-区(或p-区/n+区)之间能提供导通通道；2)在器件阻断模式时，p+区/n-区(或p-区/n+区)之间被完全耗尽。上述条件适用于JFET内各区域，包括柱状结构与其上方的区域以及和柱状结构与两边的的结构和阱区。本方案所称柱状结构包括能够实现JFET区域引入超结结构，使耗尽区域在横向能通过超结原理而具有可延展性的与漂移层的导电类型相反的另一导电类型的形状结构。
当实施为n沟道器件时，公开一种具体的器件结构，包括：
漏电极；
n+衬底，所述n+衬底位于所述漏电极的上表面；
n-漂移层，所述n-漂移层位于所述n+衬底的上表面；
p型阱区，设置于所述n-漂移层的上表面，p型阱区之间形成JFET区，在每个p型阱区的上表面设有n+源区和p+源区；其中漂移层的JFET区设置有一个以上柱状结构；
栅氧层，所述栅氧层位于n-漂移层的上表面，且与所述p型阱区和n+源区接触；
栅电极，所述栅电极设置于所述栅氧层的上表面；
源电极，所述源电极设置在所述n+源区和p+源区上。
如图1是现有的SiC VDMOS功率器件的剖面示意图，其中n+、p+，以及p-阱区都是做在n-的外延衬底上。JFET区域的可以做增强掺杂，如果没有特别的JFET区域的增强掺杂，所有的n-区域的掺杂浓度相同。
器件包括：栅氧层0，JFET区1，n+区2，p-阱区3，共接到源极的p+区4，n-漂移层5，n+衬底重掺层6，栅电极7，源电极8，源电极9和漏电级10。
其中JFET区1和n-漂移层5可以有相同或不同的n型掺杂浓度。其中结型场效应管JFET串联到上方的横向的MOS场效应管上，是器件正向开启时导通电阻的重要组成部分。在该结构的基础上，基于本发明的核心思路，引入一个以上p+柱状结构，在JFET形成p+区，n-区，以及p+区/n-区间隔区。
如图2为一种设置三个p+柱状结构的n沟道SiC VDMOS功率器件，三个p+柱状结构与原结构的JFET区形成所述超结结构。
可选地配置参数，各p+区/n-区的间隔设置需要使得：1)在器件导通模式时p+区/n-区之间能提供导通通道；2)在器件阻断模式时，p+区/n-区之间被完全耗尽。上述条件适用于JFET内各区域，包括p+区与其上方的区域以及和p+区与两边的的结构和p-阱。本实施例优选为0.2微米至1微米。
作为一种可选的方案，器件引入一个或多个p+柱状结构，不同的参数导致不同的器件性能，以常规型SiC VDMOS器件为例，SiC VDMOS器件的性能参数随着JFET宽度的变化而变化，以宽度＝2.4微米作为参考点，如图3所示，图3的(a)的纵坐标为导通电流，横坐标为JFET宽度，图3的(b)的纵坐标为阻断电压，横坐标为JFET宽度，图3的(c)的纵坐标为场氧在1200V电压下承受的场强，横坐标为JFET宽度。
按器件的长期可靠性的考虑，Eox不能大于4MV/cm。所以此种情况下JFET的最大宽度不能超过7.2微米(红色竖直虚线所标)。虽然这时的VBD还有1670V，与之对应的导通电流只有3.2x10-7A。以上计算均假设器件在垂直纸面方向为1微米厚。JFET和衬底掺杂浓度相同，均为7.5x1015/cm3。
如图4所示，是增强型JFET SiC VDMOS的性能参数随JFET宽度的变化图。图4的(a)的纵坐标为导通电流，图4的(b)的纵坐标为阻断电压，图4的(c)的纵坐标为场氧在1200V电压下承受的场强。
按器件的长期可靠性的考虑，Eox不能大于4MV/cm。所以此种情况下JFET的最大宽度不能超过1.9微米(红色竖直虚线所标)。虽然这时的VBD还有1670V，与之对应的导通电流却只有2.14x10-7A。以上计算均假设器件在垂直纸面方向为1微米厚。衬底掺杂浓度为7.5x1015/cm3,JFET区域掺杂浓度为1.5x1017/cm3。
图3和图4分别给出了传统VDMOS和具有增强型JFET掺杂的VDMOS的导通电阻、阻断耐压值和场氧处的电场强度(1200V偏压下)随JFET宽度的变化，数据来自TCAD仿真。
图中横轴代表JFET的宽度。受限于器件长期可靠性，JFET上方场氧能承受的电场不能超过4MV/cm。此最大电场直接决定了JFET的最大宽度。
图5的(a)是一个具有三个p+柱状结构的JFET尺寸示意图。
图5的(b)是JFET中具有单个p+柱状结构SiC VDMOS结构，图中所示为器件的左半结构。“pillar spacing”特指在正常VDMOS的JFET的基础上新增的间隙。本申请提出的功率器件的内嵌单个p+柱状结构的JFET的宽度是p+柱状结构的宽度(2x0.3微米)加上“pillarspacing”(2x0.1微米),再加上原有的JFET(2x1.2微米)，一共是3.2微米，而原来的JFET宽度是2.4微米。p+柱状区掺杂浓度跟p阱浓度一致，均为1.0x1018/cm3。p+柱状结构的高度是0.6微米。
所以增加p+柱状结构之后JFET的宽度WJFET，SJ增加，如图5的(a)，对于包含n个p+柱状结构的超结机构VDMOS器件，其JFET区域总宽度的具体计算公式是：
WIFET，SJ＝WJFET,REF+n×(WPillar+WP-space)
其中，WJFET，SJ，是设有p+柱状结构的总JFET宽度；
WJFET，REF，是不含p+柱状结构的JFET的原宽度；
WPillar，p+柱状结构宽度；
WP-space，是p+柱状结构之间的间距；
针对图5中单个p+柱状结构的情况，设有p+柱状结构的JFET宽度为：2.4+1×(2×0.3+2×0.1)＝3.2微米，这里2.4微米是没有超结结构下的JFET宽度。
图5的(b)所示为一个JFET中嵌有单个p+柱状结构的器件结构。柱状结构区域使得整个JFET区域变宽。在阻断模式下p+柱状结构的耗尽层向两边延伸，并与p阱区的耗尽区叠合，从而保证阻断性能不受影响，并能保护上方的场氧免于曝露与高压之下。
如图6，给出了在阻断操作下，JFET区域n-临近各区域的耗尽层边缘轮廓示意图，在此例中超结JFET包含三个p+柱。可以看到三个p+柱之间，以及左右两个p+柱跟边上的p-Well的各自耗尽区尚未重叠。一个合格的器件尺寸的设计必须使这些相邻的n-的耗尽区前沿能很好地重叠，以保证击穿性能不受影响。即，p+柱状结构与p-Well之间，p+柱状结构与p+柱状结构之间，p+柱状结构离SiC表面的深度，都不能太大。
图7所示，具有单个p+柱状结构的SiCVDMOS器件与一个具有增强型JFET的VDMOS器件性能的比较。纵坐标(a)为导通电流，(b)为阻断电压，(c)为场氧在1200V电压下承受的场强。
图8所示，SiC VDMOS器件中p+柱数目对器件性能的影响。(a)为导通电流，(b)为阻断电压，(c)为场氧在1200V电压下承受的场强。作为参考的(p+柱状结构数目为零)是一个具有增强型JFET的VDMOS器件。
图7所示为具有单个p+柱状结构的SiC VDMOS器件，具体结构如图5的(b)所示)与一个有着增强型JFET掺杂的VDMOS器件的性能比较。在此案例中，因为导通电流、阻断耐压和场氧场强三个性能指标均得到了提高，改善量分别是11％、29％和34％。其中增强型VDMOS的JFET区掺杂为1.5x1017/cm3。
图8所示为具有多个p+柱状结构的SiCVDMOS器件，具体结构如图5的(a)所示，p+柱状结构数目对器件性能的影响。相邻p+柱状结构间隔WP-space为0.2微米，p+柱宽度WPillar为0.6微米，参见图5的(a)。可以看到阻断耐压和场氧场强这两个参数与p+柱状结构数目没有明显依赖性，而导通电流则随p+柱状结构数目增加而线性增加。很显然，这里的器件性能的增强是以JFET总宽度，因此也是器件宽度增加为代价的。所以实际应用中须在具体的技术指标要求下作取舍。
图9所示数据与图8类似，但横轴为器件宽度。此处器件宽度的定义是只包括一个完整的p-Well和一个完整的JFET区域(其中，JFET区域包含若干个p+柱状结构)，并没有包括其它诸如边缘终端结构。请参考图5的(a)。
具体的超结的结构参数还可以进一步优化。例如p+柱状结构之间的间隔优化，p+柱状结构的深度优化(上表面至场氧层距离)，JFET的宽度优化、JFET掺杂浓度优化等，根据产品不同性能参数的取舍进行设计。
当实施为p沟道器件时，公开一种具体的器件结构，包括：
漏电极；
p+衬底，所述p+衬底位于所述漏电极的上表面；
p-漂移层，所述p-漂移层位于所述p+衬底的上表面；
n型阱区，设置于所述p-漂移层的上表面，n型阱区之间形成JFET区，在每个n型阱区的上表面设有p+源区和p+源区；其中漂移层的JFET区设置有一个以上n+柱状结构；
栅氧层，所述栅氧层位于p-漂移层的上表面，且与所述n型阱区和p+源区接触；
栅电极，所述栅电极设置于所述栅氧层的上表面；
源电极，所述源电极设置在所述n+源区和p+源区上。
本申请在传统VDMOS结构的JFET区域中，引入一个以上n+柱状掺杂区域。形成n/p交替结构，构成超结结构，使耗尽区域在横向能通过超结原理而具有可延展性。平衡VDMOS耐压性能和导通电阻的半导体功率器件。
其他的结构设计和参数设计与n沟道功率器件的内容相似，参考上文描述即可。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何在本发明揭露的技术范围内的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种半导体功率器件，其特征在于，包括：
衬底，
漂移层，漂移层位于所述衬底的上表面；
阱区，阱区之间形成JFET区，其中漂移层的JFET区设置有一个以上柱状结构；
其中所述漂移区为第一导电类型，漂移层的JFET区设置的柱状结构是与所述第一导电类型相反的第二导电类型；
源区，设置在阱区的上表面；
栅氧层，栅氧层位于漂移层的上表面，且与所述阱区和源区接触；
栅电极、源电极和漏电极。
2.根据权利要求1所述的半导体功率器件，其特征在于，所述柱状结构的掺杂浓度在5x1017/cm3到5x1018/cm3之间。
3.根据权利要求1所述的半导体功率器件，其特征在于，所述柱状结构的下沿与阱区下沿对齐。
4.根据权利要求1所述的半导体功率器件，其特征在于，所述柱状结构之间的间隔为0.2微米至1微米。
5.根据权利要求1所述的半导体功率器件，其特征在于，所述柱状结构与场氧层的距离为0.2微米至1微米之间。
6.根据权利要求1所述的半导体功率器件，其特征在于，所述柱状结构在半导体功率器件横切面上的分布包括蜂窝分布、阵列分布或单列分布；
所述柱状结构在半导体功率器件横切面上的形状包括三角形、圆形、椭圆形、矩形、正n边形中的任意一种或多种。
7.根据权利要求1所述的半导体功率器件，其特征在于，所有所述柱状结构尺寸均相同。
8.根据权利要求1所述的半导体功率器件，其特征在于，至少有一个柱状结构的尺寸与其他柱状结构的尺寸不同。
9.根据权利要求1所述的半导体功率器件，其特征在于，器件包括n沟道功率器件。
10.根据权利要求1所述的半导体功率器件，其特征在于，器件包括p沟道功率器件。
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| CN202311249631.2A CN117059654A (zh) | 2023-09-26 | 2023-09-26 | 一种半导体功率器件 |
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| Publication Number | Publication Date |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102820340A (zh) * | 2012-08-31 | 2012-12-12 | 电子科技大学 | 一种浅槽金属氧化物半导体二极管 |
| US20140367771A1 (en) * | 2013-06-18 | 2014-12-18 | Monolith Semiconductor, Inc. | High voltage semiconductor devices and methods of making the devices |
| CN109616523A (zh) * | 2018-11-27 | 2019-04-12 | 中国科学院微电子研究所 | 一种4H-SiC MOSFET功率器件及其制造方法 |
-
2023
- 2023-09-26 CN CN202311249631.2A patent/CN117059654A/zh active Pending
Patent Citations (3)
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|---|---|---|---|---|
| CN102820340A (zh) * | 2012-08-31 | 2012-12-12 | 电子科技大学 | 一种浅槽金属氧化物半导体二极管 |
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| CN109616523A (zh) * | 2018-11-27 | 2019-04-12 | 中国科学院微电子研究所 | 一种4H-SiC MOSFET功率器件及其制造方法 |
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