CN117038620A - 引脚框架的封装结构及其制造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 14
- 238000002955 isolation Methods 0.000 claims abstract description 102
- 238000004806 packaging method and process Methods 0.000 claims abstract description 16
- 230000015556 catabolic process Effects 0.000 claims abstract description 8
- 239000004033 plastic Substances 0.000 claims abstract description 7
- 230000002093 peripheral effect Effects 0.000 claims abstract description 4
- 239000011248 coating agent Substances 0.000 claims abstract description 3
- 238000000576 coating method Methods 0.000 claims abstract description 3
- 239000000463 material Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 9
- 239000011521 glass Substances 0.000 claims description 5
- 229920001721 polyimide Polymers 0.000 claims description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 3
- 229910052710 silicon Inorganic materials 0.000 claims description 3
- 239000010703 silicon Substances 0.000 claims description 3
- 239000004642 Polyimide Substances 0.000 claims description 2
- 239000000853 adhesive Substances 0.000 claims description 2
- 230000001070 adhesive effect Effects 0.000 claims description 2
- 239000002131 composite material Substances 0.000 claims description 2
- 239000003822 epoxy resin Substances 0.000 claims description 2
- 229920000647 polyepoxide Polymers 0.000 claims description 2
- 239000009719 polyimide resin Substances 0.000 claims description 2
- 239000011152 fibreglass Substances 0.000 claims 1
- 238000007789 sealing Methods 0.000 abstract description 2
- 230000005670 electromagnetic radiation Effects 0.000 description 11
- 230000005855 radiation Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 239000002184 metal Substances 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 230000000191 radiation effect Effects 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000004100 electronic packaging Methods 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 239000003365 glass fiber Substances 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000001746 injection moulding Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000010992 reflux Methods 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
本发明提供一种引脚框架的封装结构及其制造方法，引脚框架的封装结构包括引脚框架、设于所述引脚框架上的多个芯片和包覆所述芯片的塑封层，其特征在于，所述引脚框架包括第一基岛，所述第一基岛上设置有至少两个芯片，且所述第一基岛上设置有至少一处隔离区，至少一所述芯片设置于所述隔离区内，所述隔离区尺寸大于设置于其内的所述芯片尺寸，所述隔离区在设置于其内的芯片周侧区域形成隔离耐压区域，所述隔离耐压区域被配置用于防止其内的所述芯片与所述基岛之间耐压失效击穿，所述芯片之间距离大于耐压距离。
Description
技术领域
本发明涉及电子封装领域，具体地涉及一种引脚框架的封装结构及其制造方法。
背景技术
传统固态继电器隔离封装方案中，主要通过框架的结构设计满足芯片基本的隔离封装要求以及同侧的爬电距离要求。为满足隔离耐压要求，传统的框架设计由两个独立的第一基岛和第二组成，每个基岛上设置一个芯片，中间填充塑封料。隔离芯片的电磁辐射干扰主要来源是共模辐射干扰，如果双边天线长度都较长，或流入双边天线的噪声源较大，则辐射效果明显。具体辐射效果取决于双边天线中较短的一边。对于当前技术中的封装结构，由于两个芯片的背面是隔离的双边地，两个芯片分别贴在两个基岛上，因此基岛之间构成了天线的双边，并且由于基岛总是有一定长度，所以电磁辐射干扰较强，产品的EMI很难满足CISPR25 class5等标准要求。
发明内容
本发明的目的在于提供一种引脚框架的封装结构及其制造方法。
本发明提供一种引脚框架的封装结构，其包括引脚框架、设于所述引脚框架上的多个芯片和包覆所述芯片的塑封层，所述引脚框架包括第一基岛，所述第一基岛上设置有至少两个芯片，且所述第一基岛上设置有至少一处隔离区，至少一所述芯片设置于所述隔离区内，所述隔离区尺寸大于设置于其内的所述芯片尺寸，所述隔离区在设置于其内的芯片周侧区域形成隔离耐压区域，所述隔离耐压区域被配置用于防止其内的所述芯片与所述基岛之间耐压失效击穿，所述芯片之间距离大于耐压距离。
本发明还提供一种引脚框架的封装结构制作方法，其包括步骤：
制作获得引脚框架，所述引脚框架包括第一基岛；
在所述第一基岛上形成至少一隔离区，所述隔离区被配置用于放置芯片，并防止其内的所述芯片与所述第一基岛之间耐压失效击穿；
在所述引脚框架上贴装芯片，并至少在第一框架上贴装两块芯片，其中至少有一芯片被设置在所述隔离区内；
将芯片与芯片、以及芯片与引脚之间进行引线互连。
在所述第一基岛上贴覆贴玻璃片或者硅基板类耐压材料形成所述隔离区。
本发明的有益效果是：本发明通过在基岛上设置隔离区，并将芯片设置在隔离区内，可以在同一基岛上设置多颗芯片，从而能够显著降低封装结构中的电磁辐射干扰。并且由于减少了基岛的数量，在引脚框架内，基岛的排布设计更加灵活自由，通过避让出驱动侧基岛芯片安装区之间的区域，能够增加引脚框架的爬电距离。同样，由于基岛数量的减少，能够缩减引脚框架的尺寸，实现小型化封装，并能减少对耗材的使用，降低成本。另外，可以通过调整隔离区的材料和尺寸来调整其耐压性能，而无需对引脚框架进行调整，从而使得引脚框架的兼容性更好，能够满足更多不同产品的需求。
附图说明
图1是本发明实施例1中的引线框架封装结构示意图。
图2是本发明实施例2中的引线框架封装结构示意图。
图3是本发明实施例3中的引线框架封装结构制作流程示意图。
图4至图7是实施例3中的引线框架封装结构制作流程各步骤示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明具体实施方式及相应的附图对本发明技术方案进行清楚、完整地描述。显然，所描述的实施方式仅是本发明一部分实施方式，而不是全部的实施方式。基于本发明中的实施方式，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施方式，都属于本发明保护的范围。
下面详细描述本发明的实施方式，实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
为方便说明，本文使用表示空间相对位置的术语来进行描述，例如“上”、“下”、“后”、“前”等，用来描述附图中所示的一个单元或者特征相对于另一个单元或特征的关系。空间相对位置的术语可以包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的装置翻转，则被描述为位于其他单元或特征“下方”或“上方”的单元将位于其他单元或特征“下方”或“上方”。因此，示例性术语“下方”可以囊括下方和上方这两种空间方位。
本实施方式提供一种引脚框架的封装结构，其特别适用于固态继电器隔离，在本实施方式中，通过在一个基岛上设置隔离区，形成多个芯片之间的隔离结构，可以在一个基岛上设置多个芯片，以减少引脚框架上的基岛数量，从而可以起到提升爬电距离、改善封装结构电磁屏蔽效能和减小引脚框架尺寸的综合效果。
如图1所示，实施例1提供一种引脚框架1的封装结构，其包括引脚框架1、设于引脚框架1上的多个芯片2和包覆芯片2的塑封层。塑封层包覆引脚框架1和芯片2，为其提供保护，避免引脚框架1和芯片2收到机械冲击和水汽侵蚀等问题而失效(为便于对结构进行说明，图中未示出塑封层)。
引脚框架1包括第一基岛11，基岛为引脚框架1上用于承载芯片2的结构，其包括承载芯片2的基岛区域111和沿基岛区域111向引脚框架1边缘区域延伸的支撑引脚112。引脚框架1除基岛外，还包括其他引脚结构，在引脚末端设置有通孔，通过通孔能够起到锁模的作用，在上下模注塑及树脂填充时固定引脚框架1，减少金属面积并降低分层风险。
第一基岛11上设置有至少两个芯片2，且第一基岛11上设置有至少一处隔离区3，至少一芯片2设置于隔离区3内，隔离区3尺寸大于设置于其内的芯片2尺寸，隔离区3在设置于其内的芯片2周侧区域形成隔离耐压区域，隔离耐压区域被配置用于防止其内的芯片2与基岛之间耐压失效击穿，芯片2之间的距离大于耐压距离。
具体的，在本实施例中，第一基岛11上设置有一个隔离区3和两个芯片2，分别为第一芯片21和第二芯片22，第一芯片21设置于隔离区3内，第一芯片21和第二芯片22通过引线形成电性连接。
隔离区3材料为聚酰亚胺、或玻纤、或玻璃、或基板、或由上述材料组成的复合材料，通过在第一基岛11上贴覆上述材料的膜层或薄基板结构形成隔离区3。第一芯片21通过非导电粘结剂安装固定在隔离区3内。在本发明的其他实施例中，也可采用其他现有的耐压材料来制作形成隔离区3。隔离区3的厚度可以根据其使用的材料的耐压特性与产品需求进行设计。由于现有芯片2平面形状多为矩形，因此隔离区3对应设置为矩形区域，设置于隔离区3内的芯片2位于隔离区3的中心区域，芯片2边缘与隔离区3边缘至少间隔300μm，以避免第一芯片21和第一基岛11之间耐压失效被击穿。在本发明的一些实施例中，为了提高产品的兼容性，可以将第一芯片21边缘与隔离区3边缘至少间隔600μm设置，从而满足绝大多数使用需求。
通过设置隔离区3，可以调整隔离区3的材料和尺寸等参数来调整其耐压性能，从而针对不同耐压需求的产品，可以无需对引脚框架1的具体结构进行大规模的调整，仅通过调整隔离区3即可使得引脚框架1能够满足更多不同产品的需求，显著提升引脚框架1的兼容性。
隔离芯片2的电磁辐射干扰主要来源是共模辐射干扰，如果双边天线长度都较长，或流入双边天线的噪声源较大，则电磁辐射干扰效果明显。在现有技术中，一个基岛对应设置一个芯片，两个芯片需要设置用于承载的基岛，两个基岛构成了天线的双边，且由于基岛的支撑引脚结构具有一定的长度，因此现有技术中的封装结构会引起较强的电磁辐射干扰，较难满足诸如CISPR25class5等标准要求。在本实施例中，通过隔离区3的设置，可以在一个基岛上设置多个芯片2，从而减少了基岛数量，彻底消除了一侧的基岛结构。另外，相对于现有技术，本实施例消除了原芯片2隔离地线设置于基岛上所形成的双边辐射天线中的一边，从而在共模辐射中，双边天线的一边就只有上置于隔离区3内芯片2的走线，以及与芯片2相连接的引线。从电路上阻挡噪声进入这些走线或者引线是相对较为容易设计的，因此，相对现有技术，本实施例中的引线框架结构对于产品的电磁辐射干扰有显著的改善。
并且，共模干扰辐射强度还取决于流入双边天线的噪声。第一芯片21的隔离地线通过隔离区3与第一基岛11相连，由于隔离区3通常为膜层或薄基板结构，其厚度较薄，因此第一芯片21的隔离地线与第一基岛11之间可以形成较大的寄生电容。第二芯片22的隔离地线与第一基岛11相连，因此隔离的双边地之间形成了较大的寄生电容。这样共模噪声就通过此寄生电容形成回流，不容易流入双边天线，可以进一步减少了电磁辐射干扰。
在本发明的其他实施例中，也可根据需要，在第一基岛11上设置多个隔离区3，将芯片2均设置于隔离区3内，从而进一步提升隔离效果。或者也可根据需要，在第一基岛11上设置3个及以上的芯片2，从而进一步增加封装结构的集成度。
进一步的，引脚框架1还包括多个驱动侧基岛，第一基岛11避让出驱动侧基岛芯片安装区之间的区域。
具体的，在本实施例中，引脚框架1包括第一基岛11、第二基岛12和第三基岛13，其中第二基岛12和第三基岛13为驱动侧基岛，第一基岛11、第二基岛12和第三基岛13之间电气隔离，驱动侧基岛上分别设置有驱动侧芯片2，第一芯片21通过引线和其余驱动侧芯片2形成电性连接。第二基岛12和第三基岛13相对设置，第一基岛11避让出第二基岛12和第三基岛13之间的区域，第一基岛11的支撑引脚112与第二基岛12、第三基岛13的支撑引脚112沿相反方向延伸。
根据本实施例中引脚框架1的结构，引脚框架1的爬电距离由驱动侧基岛之间的距离决定，但在现有技术中，会在驱动侧基岛之间设置一个基岛，因此在计算爬电距离时，需要扣除该基岛外露的金属部分，这会大幅降低爬电距离，从而影响产品的性能。在本实施例中，除驱动侧基岛，只设置有第一基岛11，且第一基岛11的支撑引脚112与驱动侧基岛相背离设置，因此第一基岛11可以避让出驱动侧基岛(即第二基岛12和第三基岛13)之间的区域，使得驱动侧基岛之间无任何支撑引脚112以及外露的金属，从而显著增加了引脚框架1的爬电距离。
进一步的，在本实施例中，第一基岛11包括基体部112和朝向驱动侧基岛设置的突出部111，突出部111尺寸小于基体部112，隔离区3设置于突出部111区域内，第二芯片22设置于基体部112区域内。将隔离区3设置在尺寸较小的隔离区3内，能够进一步使引线框架的结构更加紧凑，缩减引线框架的尺寸。
在本发明的其他实施例中，基岛的数量和排布方式、第一基岛11的具体结构以及支撑引脚112的排布方式可依据芯片2及线路功能要求而具体调整。
如图2所示，实施例2提供一种引脚框架1的封装结构，其大体结构与实施例1类似，其与实施例1的区别在于：
突出部111尺寸小于基体部112，基体部112向两侧区域延伸，隔离区设置于突出部111区域内，第二芯片设置于基体部112区域内。第二基岛12向其邻近的突出部111的一侧边延伸，第三基岛13向其邻近的突出部111的一侧边延伸。
第一基岛11、第二基岛12和第三基岛13形成近似于相互嵌套的结构，可以将第一基岛11、第二基岛12和第三基岛13的尺寸面积均进行放大设计，大尺寸的基岛，可以增加基岛电容，从而降低电磁辐射干扰。并且，近似于相互嵌套的结构可以使引线框架的结构更加紧凑，从而缩短芯片之间的引线长度，同样也能起到降低电磁辐射干扰的作用。
如图3所示，实施例3提供一种引脚框架1的封装结构制作方法，其包括步骤：
S1：如图4所示，制作获得引脚框架1，引脚框架1包括第一基岛11。
具体的，在步骤S2中，可以通过蚀刻或者冲压成型的方法获得引脚框架1的基本结构。
S2：如图5所示，在第一基岛11上形成至少一隔离区3，隔离区3被配置用于放置芯片2，并防止其内的芯片2与第一基岛11之间耐压失效击穿。
具体的，在步骤S2中，隔离区3可以通过在第一基岛11上贴覆聚酰亚胺或者环氧树脂类的耐压膜形成。或者在第一基岛11上贴覆贴玻璃片或者硅基板类耐压材料形成。
S3：如图6所示，在引脚框架1上贴装芯片2，并至少在第一框架上贴装两块芯片2，其中至少有一芯片2被设置在隔离区3内。
具体的，在步骤S3中，贴装于隔离区3内的芯片2优选贴装在隔离区3的中心区域，以保证芯片2之间具有足够的耐压距离。
S4：如图7所示，将芯片与芯片、以及芯片与引脚之间进行引线互连。
综上所述，本实施方式通过在基岛上设置隔离区，并将芯片设置在隔离区内，可以在同一基岛上设置多颗芯片，从而能够显著降低封装结构中的电磁辐射干扰。并且由于减少了基岛的数量，在引脚框架内，基岛的排布设计更加灵活自由，通过避让出驱动侧基岛芯片安装区之间的区域，能够增加引脚框架的爬电距离。同样，由于基岛数量的减少，能够缩减引脚框架的尺寸，实现小型化封装，并能减少对耗材的使用，降低成本。另外，可以通过调整隔离区的材料和尺寸来调整其耐压性能，而无需对引脚框架进行调整，从而使得引脚框架的兼容性更好，能够满足更多不同产品的需求。
应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。
Claims (12)
1.一种引脚框架的封装结构，其包括引脚框架、设于所述引脚框架上的多个芯片和包覆所述芯片的塑封层，其特征在于，
所述引脚框架包括第一基岛，所述第一基岛上设置有至少两个芯片，且所述第一基岛上设置有至少一处隔离区，至少一所述芯片设置于所述隔离区内，所述隔离区尺寸大于设置于其内的所述芯片尺寸，所述隔离区在设置于其内的芯片周侧区域形成隔离耐压区域，所述隔离耐压区域被配置用于防止其内的所述芯片与所述基岛之间耐压失效击穿，所述芯片之间距离大于耐压距离。
2.根据权利要求1所述的引脚框架的封装结构，其特征在于，所述引脚框架还包括多个驱动侧基岛，所述第一基岛避让出所述驱动侧基岛芯片安装区之间的区域。
3.根据权利要求1所述的引脚框架的封装结构，其特征在于，所述隔离区材料为聚酰亚胺、或玻纤、或玻璃、或基板、或由上述材料组成的复合材料。
4.根据权利要求1所述的引脚框架的封装结构，其特征在于，所述隔离区为矩形区域，设置于所述隔离区内的所述芯片位于所述隔离区的中心区域，所述芯片边缘与所述隔离区边缘至少间隔300μm。
5.根据权利要求1所述的引脚框架的封装结构，其特征在于，所述引脚框架包括第一基岛、第二基岛和第三基岛，其中所述第二基岛和第三基岛为驱动侧基岛，所述第一基岛、第二基岛和第三基岛之间电气隔离，第一基岛上设置有第一芯片和第二芯片，所述驱动侧基岛上分别设置有驱动侧芯片，所述第一芯片设置于所述隔离区内，所述第一芯片通过引线和其余芯片形成电性连接。
6.根据权利要求5所述的引脚框架的封装结构，其特征在于，所述第二基岛和所述第三基岛相对设置，所述第一基岛避让出所述第二基岛和所述第三基岛之间的区域，所述第一基岛的支撑引脚与所述第二基岛、第三基岛的支撑引脚沿相反方向延伸。
7.根据权利要求5所述的引脚框架的封装结构，其特征在于，所述第一基岛包括基体部和朝向所述驱动侧基岛设置的突出部，所述突出部尺寸小于所述基体部，所述隔离区设置于所述突出部区域内，所述第二芯片设置于所述基体部区域内。
8.根据权利要求5所述的引脚框架的封装结构，其特征在于，所述第一基岛包括基体部和向所述驱动侧基岛侧延伸的突出部，所述突出部尺寸小于所述基体部，所述基体部向两侧区域延伸，所述隔离区设置于所述突出部区域内，所述第二芯片设置于所述基体部区域内；
所述第二基岛向其邻近的所述突出部的一侧边延伸，所述第三基岛向其邻近的所述突出部的一侧边延伸。
9.根据权利要求1所述的引脚框架的封装结构，其特征在于，所述芯片通过非导电粘结剂安装固定于所述隔离区内。
10.一种引脚框架的封装结构制作方法，其特征在于，包括步骤：
制作获得引脚框架，所述引脚框架包括第一基岛；
在所述第一基岛上形成至少一隔离区，所述隔离区被配置用于放置芯片，并防止其内的所述芯片与所述第一基岛之间耐压失效击穿；
在所述引脚框架上贴装芯片，并至少在第一框架上贴装两块芯片，其中至少有一芯片被设置在所述隔离区内；
将芯片与芯片、以及芯片与引脚之间进行引线互连。
11.根据权利要求10所述的引脚框架的封装结构制作方法，其特征在于，所述在所述第一基岛上形成至少一隔离区，具体包括：
在所述第一基岛上贴覆聚酰亚胺或者环氧树脂类的耐压膜形成所述隔离区。
12.根据权利要求10所述的引脚框架的封装结构制作方法，其特征在于，所述在所述第一基岛上形成至少一隔离区，具体包括：
在所述第一基岛上贴覆贴玻璃片或者硅基板类耐压材料形成所述隔离区。
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2023
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| CN117038620B (zh) | 2024-05-03 |
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