CN117038571A - 半导体结构及其制备方法、电子设备 - Google Patents

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Abstract

本申请实施例公开了一种半导体结构及其制备方法、电子设备，涉及半导体技术领域，用于改善窄沟道效应，并减小位单元的面积，实现更高密度、更高性能的应用。半导体结构的制备方法，包括：提供衬底，衬底具有预设浅沟槽区；刻蚀衬底中位于预设浅沟槽区的部分，形成第一子浅沟槽；对第一子浅沟槽的侧壁进行离子注入，以在衬底中形成掺杂区；刻蚀第一子浅沟槽的底壁，在第一子浅沟槽的下方形成第二子浅沟槽，得到包括第一子浅沟槽和第二子浅沟槽的浅沟槽；在浅沟槽内形成填充部。

Description

半导体结构及其制备方法、电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法、电子设备。
背景技术
铁电存储器作为一种新型存储器，较传统的动态随机存取存储器(dynamicrandom access memory，DRAM)，因同时具有非易失性、高速率，低功耗等优势，越来越广泛的被利用。
铁电存储器的位单元(bit cell)一般由选通管和铁电电容组成。在先进工艺节点，铁电存储器采用输入输出器件(IO device)作为选通管。但是输入输出器件的尺寸通常比较大，因此，采用输入输出器件的铁电存储器的位单元的面积也比较大，这样不利于高密度、高性能的应用。目前，通常采用互补金属氧化物半导体(complementary metal oxidesemiconductor，CMOS)结构的晶体管(该晶体管可以简称为CMOS晶体管)，代替上述输入输出器件作为选通管，以实现高密度、高性能的应用。
随着半导体制造工艺进入深亚微米阶段后，为实现更高密度、更高性能的应用，CMOS晶体管的尺寸需要大大减小，因此，CMOS晶体管之间的隔离工艺变得越来越重要。当前的半导体制造工艺采用浅沟槽隔离(shallow trench isolation，STI)技术对不同的CMOS晶体管进行隔离，但是，随着CMOS晶体管的尺寸的减小，CMOS晶体管的沟道宽度会逐渐缩小，这样会出现窄沟道效应(narrow width effect，NWE)，导致CMOS晶体管的阈值电压变低、漏电流增加，进而导致CMOS晶体管的性能严重退化。另外，由于窄沟道效应的制约，这就使得CMOS晶体管的沟道宽度难以进一步缩小，进而导致采用CMOS晶体管的铁电存储器的位单元的面积难以减小，难以实现更高密度、更高性能的应用。
发明内容
本申请实施例提供一种半导体结构及其制备方法、电子设备，用于改善窄沟道效应，并减小位单元的面积，实现更高密度、更高性能的应用。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种半导体结构的制备方法，该制备方法包括：提供衬底，衬底具有预设浅沟槽区；刻蚀衬底中位于预设浅沟槽区的部分，形成第一子浅沟槽；对第一子浅沟槽的侧壁进行离子注入，以在衬底中形成掺杂区；刻蚀第一子浅沟槽的底壁，在第一子浅沟槽的下方形成第二子浅沟槽，得到包括第一子浅沟槽和第二子浅沟槽的浅沟槽；在浅沟槽内形成填充部。
上述浅沟槽、位于浅沟槽内的填充部及位于衬底中的掺杂区，例如可以称为浅沟槽隔离结构。本申请一方面可以利用浅沟槽隔离结构中的掺杂区，调节待形成晶体管的阈值电压，降低待形成晶体管的漏电流，提高待形成晶体管的性能，从而改善窄沟道效应。这样有利于压缩待形成晶体管的沟道尺寸，进而有利于减小待形成的位单元的面积，实现更高密度、更高性能的应用。
而且，本申请对浅沟槽的形成过程进行了分解，采用两次刻蚀工艺分别形成第一子浅沟槽和第二子浅沟槽，并在刻蚀形成第二子浅沟槽之前，便对第一子浅沟槽ST1暴露的侧壁进行离子注入，在刻蚀形成第二子浅沟槽之后，一次性形成至少填满浅沟槽的填充部。这样，一方面可以避免对填充部进行回刻，避免填充部受到等离子体的轰击，确保填充部的绝缘性能和可靠性，另一方面，可以避免在形成填充部的过程中破真空，进而避免填充部接触空气而形成缺陷，又一方面，可以避免增加回刻的工序，降低工艺成本。另外，由于本申请是先对第一子浅沟槽暴露的侧壁进行离子注入、后形成填充部的，这样可以避免将离子注入至填充部中，使得填充部可以没有额外的离子注入的影响，从而可以进一步确保填充部的绝缘性能和可靠性。
在第一方面可能的实现方式中，刻蚀衬底中位于预设浅沟槽区的部分，包括：在所述衬底上依次形成衬垫层、硬掩模层和光刻胶层；刻蚀光刻胶层中位于预设浅沟槽区的部分，在光刻胶层中形成第一开口；通过第一开口，刻蚀硬掩模层、衬垫层和衬底中位于预设浅沟槽区的部分，在硬掩模层和衬垫层中形成第二开口，并在衬底中形成第一子浅沟槽。
本申请在形成第一子浅沟槽之后，便可以对第一子浅沟槽的侧壁进行离子注入，然后对第一子浅沟槽的底壁进行刻蚀，形成第二子浅沟槽。也就是说，本申请主要利用硬掩膜层来定义第一子浅沟槽，进而定义浅沟槽。定义浅沟槽的方法较为简单，无需增加额外的工序，不仅可以降低工艺成本，还可以避免预先对有源区的光刻尺寸进行修改的情况，降低工艺风险。
在第一方面可能的实现方式中，对第一子浅沟槽的侧壁进行离子注入，包括：去除光刻胶层；以硬掩模层和衬垫层为掩模，通过第二开口，对第一子浅沟槽的侧壁进行离子注入；离子注入的方向与垂直于衬底的方向之间具有夹角。本申请可以将硬掩模层和衬垫层可以作为掩模，对衬底的第一表面进行遮挡、屏蔽，可以确保离子能够注入至第一浅沟槽的侧壁，避免离子注入至衬底的第一表面，进而避免影响待形成的晶体管的性能。另外，通过使得离子注入的方向与垂直于衬底的方向之间具有夹角，可以确保离子能够注入至第一子浅沟槽的侧壁，进而能够对待形成的晶体管的阈值电压进行调整，改善窄沟道效应。
在第一方面可能的实现方式中，离子注入的方向与垂直于衬底的方向之间的夹角的范围为5°～45°。这样可以确保大部分的离子能够注入至第一子浅沟槽的侧壁，减少注入至第一子浅沟槽的底壁的离子的量，以便于在实现对待形成的晶体管的阈值电压的调节、对窄沟道效应的改善的同时，减少离子的使用量(或浪费量)，降低工艺成本。
在第一方面可能的实现方式中，在浅沟槽内形成填充部，包括：在硬掩模层上形成填充薄膜，填充薄膜的一部分位于浅沟槽；去除填充薄膜覆盖硬掩模层的部分及硬掩模层，保留填充薄膜的位于浅沟槽的部分，形成填充部。这样不仅可以避免在填充部中形成缺陷，避免填充部受到额外的离子注入的影响，确保填充部的绝缘性能和可靠性，还可以简化填充部的制备工艺，降低工艺成本。
在第一方面可能的实现方式中，制备方法还包括：对掺杂区进行退火处理。这样可以修复经离子注入后造成的材料的晶格损伤及激活注入的离子。
在第一方面可能的实现方式中，制备方法还包括：对填充薄膜进行退火处理；其中，在对填充薄膜进行退火处理的过程中，还对掺杂区进行退火处理。也就是说，本申请可以将掺杂区的退火处理工序集成到半导体结构的制备方法中已有的退火处理工序内，在一次退过工艺中，同时对填充薄膜和掺杂区进行退过处理，这样可以避免引入额外的退火处理工序，简化半导体结构的制备工艺，降低工艺成本。
在第一方面可能的实现方式中，制备方法还包括：对衬底的被浅沟槽围绕的部分进行离子注入，形成有源区；在有源区上形成栅介质层和栅极；在有源区中未被栅介质层和栅极覆盖的部分进行离子注入，形成晶体管的源极和漏极。采用该制备方法，可以制备形成晶体管。另外，由于制备形成晶体管之后，晶体管的沟道仍然会和掺杂区相接触，因此，两者接触的区域会形成额外的沟道注入。该额外的沟道注入会对晶体管的沟道产生影响，能够调整、稳定晶体管的阈值电压，降低晶体管的漏电，改善、抑制窄沟道效应，提高晶体管的性能。这样有利于减小晶体管的沟道宽度，减小晶体管的面积，便于在衬底中形成更多的晶体管。
在第一方面可能的实现方式中，对衬底的被浅沟槽围绕的部分进行离子注入，包括：去除光刻胶层和硬掩模层；以衬垫层为保护层，透过衬垫层对衬底的被浅沟槽围绕的部分进行离子注入。这样衬垫层可以对衬底的表面形成保护，避免衬底的表面受到损伤。
在第一方面可能的实现方式中，在有源区上依次形成栅介质层和栅极之前，制备方法还包括：去除衬垫层。这样可以避免影响栅介质层和栅极的形成。
在第一方面可能的实现方式中，晶体管为N型晶体管，注入至第一子浅沟槽的侧壁的离子为P型离子。或者，晶体管为P型晶体管，注入至第一子浅沟槽的侧壁的离子为N型离子。也就是说，晶体管的类型和注入至第一子浅沟槽的侧壁的离子的类型是相反的，这样可以形成反型层，进而可以调整晶体管的阈值电压，降低晶体管的漏电，改善、抑制窄沟道效应，提高晶体管的性能。
在第一方面可能的实现方式中，晶体管为N型晶体管，注入至第一子浅沟槽的侧壁的离子为硼离子。
在第一方面可能的实现方式中，制备方法还包括：在第一极上形成存储结构，存储结构与第一极电连接；第一极为所述源极或所述漏极。晶体管及与其电连接的存储结构，可以构成位单元，位单元阵列可以构成存储器。本申请通过改善、抑制窄沟道效应，便于减小晶体管的沟道宽度，减小晶体管的面积，减小位单元的面积，进而能够设置更多的晶体管T，设置更多的位单元，实现更高密度、更高性能的应用。
在第一方面可能的实现方式中，第一子浅沟槽的深度范围为通过对第一浅沟槽的深度进行限制，可以确保注入至第一子浅沟槽的侧壁的离子的量，能够对待形成的晶体管的阈值电压进行有效地调整，有效地改善窄沟道效应。
第二方面，提供一种半导体结构。该半导体结构包括：衬底和填充部。衬底具有掺杂区，衬底的第一表面开设有浅沟槽。填充部位于浅沟槽内，且呈一体结构。其中，浅沟槽包括靠近衬底的第一表面的第一子浅沟槽，及位于第一子浅沟槽下方的第二子浅沟槽，掺杂区位于第一子浅沟槽的侧壁；相比于第二子浅沟槽，第一子浅沟槽和掺杂区在先形成。
本申请提供的半导体结构，一方面可以利用掺杂区，调节晶体管的阈值电压，降低晶体管的漏电流，提高晶体管的性能，从而改善窄沟道效应，以便于压缩晶体管的沟道尺寸，减小位单元的面积，实现更高密度、更高性能的应用，另一方面，可以避免破坏填充部，避免在填充部中掺杂离子，影响填充部的绝缘性能和可靠性。
在第二方面可能的实现方式中，半导体结构还包括：有源区、源极、漏极、栅介质层和栅极。有源区从衬底的第一表面延伸至衬底内部，有源区被浅沟槽围绕。源极和漏极位于有源区内。栅介质层位于衬底的第一表面上，且位于源极和漏极之间。栅极位于栅介质层上。此处，有源区、源极、漏极、栅介质层和栅极可以构成晶体管，上述掺杂区能够调整、稳定晶体管的阈值电压，降低晶体管的漏电，改善、抑制窄沟道效应，提高晶体管的性能。
在第二方面可能的实现方式中，半导体结构还包括：存储结构。存储结构位于第一极上，且与第一极电连接。第一极为源极或漏极。通过存储结构10，可以使得半导体结构构成存储器。由于本申请能够改善、抑制窄沟道效应，减小晶体管的沟道宽度，减小晶体管的面积，进而可以减小位单元的面积，能够设置更多的晶体管，设置更多的位单元，实现更高密度、更高性能的应用。
第三方面，提供了一种电子设备，该电子设备包括如上述第二方面中中任一项所述的半导体结构。
其中，第二方面中的设计方式所带来的技术效果可参见第一方面和第二方面中不同设计方式所带来的技术效果，此处不再赘述。
附图说明
图1为本申请实施例提供的一种铁电随机存取存储器的结构图；
图2为本申请实施例提供的一种铁电随机存取存储器的电路图；
图3a～图3g为一种实现方式提供的一种半导体结构的制备方法的步骤图；
图4a～图4i为另一种实现方式提供的一种半导体结构的制备方法的步骤图；
图5为本申请实施例提供的一种半导体结构的制备方法的流程图；
图6为本申请实施例提供的一种半导体结构的制备方法的一种步骤图；
图7a～图7b为本申请实施例提供的一种半导体结构的制备方法的另一种步骤图；
图8a～图8b为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图9a～图9c为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图10a～图10b为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图11a～图11b为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图12a～图12b为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图13a～图13d为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图14a～图14b为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图15a～图15b为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图16a～图16b为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图17为本申请实施例提供的一种半导体结构的制备方法的又一种步骤图；
图18为本申请实施例提供的一种半导体结构的结构图；
图19为本申请实施例提供的另一种半导体结构的结构图；
图20为本申请实施例提供的又一种半导体结构的结构图；
图21为本申请实施例提供的一种电子设备的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
其中，在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。
另外，为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。同时，在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。
本申请实施例中，“上”、“下”、“左”以及“右”不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。在附图中，为了清楚起见，夸大了层和区域的厚度，图示中的各部分之间的尺寸比例关系并不反映实际的尺寸比例关系。
本申请参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本申请示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
此外，本申请实施例描述的架构以及场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着架构的演变和新场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
需要说明的是，铁电存储器主要包括铁电随机存取存储器(ferroelectricrandom access memory，FeRAM)和铁电场效应晶体管(ferroelectric filed-effect-transistor，FeFET)存储器。每种铁电存储器的位单元(或称为存储单元)，均包括CMOS晶体管及与该CMOS晶体管电连接的至少一个铁电电容。在位单元包括多个铁电电容的情况下，铁电存储器可以为3D存储器。其中，FeRAM和FeFET的区别在于铁电电容的设置位置不同。
本申请以FeRAM为例。图1为一种FeRAM的结构图，图1为一种FeRAM的电路图。图1和图2中，分别示例性地给出了FeRAM中的四十个位单元BC，每个位单元BC包括一个CMOS晶体管Tr和一个铁电电容C。每个位单元BC中，CMOS晶体管Tr的栅极与字线WL电连接，CMOS晶体管Tr的第二极与位线BL电连接，CMOS晶体管Tr第一极与铁电电容C的第一端电连接，铁电电容C的第二端与板线PL电连接。
在本申请中，上述COMS晶体管Tr可以为N型金属氧化物半导体(N-channel metaloxide semiconductor，NMOS)结构的晶体管(该晶体管可以简称为NMOS晶体管)，或者可以为P型金属氧化物半导体(P-channel metal oxide semiconductor，PMOS)结构的晶体管(该晶体管可以简称为PMOS晶体管)。CMOS晶体管Tr的漏极(drain)或源极(source)中的一极为第一极，另一极为第二极。
示例性的，铁电电容C包括位于其第一端和第二端之间的铁电材料。FeRAM利用铁电材料可以发生自发极化、且极化状态能够随外电场作用而重新取向的特点，可以对数据进行存储。
具体地，当一个电场被施加到铁电材料时，其中心原子顺着电场停留在一个低能量状态位置，反之，当电场翻转被施加到同一铁电材料时，其中心原子顺着电场的方向在晶体里移动并停留在另一低能量状态位置。大量中心原子在晶体单胞中移动耦合形成铁电畴(ferroelectric domains)，铁电畴在电场作用下形成极化电荷(也称为翻转电荷)。铁电畴在电场作用下翻转所形成的翻转电荷较高，铁电畴在电场作用下无翻转所形成的翻转电荷较低，这种铁电材料的二元稳定状态使得铁电材料可以用作为存储器，利用剩余极化强度方向的不同，施加相同方向的电场，产生的翻转电荷不同，可以用于存储数据“0”和“1”。
示例性的，每个铁电电容C可以用于存储1bit的数据。
可以理解的是，随着铁电存储器中位单元的面积的减小，可设置的、用于存储数据的位单元的数量则越多，相应的，可实现更高密度、更高性能的应用。但是，位单元的面积的减小，势必会压缩位单元中CMOS晶体管的尺寸。在将CMOS晶体管的尺寸压缩减小至一定程度后，便会出现窄沟道效应，导致CMOS晶体管的阈值电压变低、漏电流增加，进而导致CMOS晶体管的性能严重退化。同时，在出现窄沟道效应后，便难以进一步压缩减小CMOS晶体管的尺寸，难以进一步减小位单元的面积。
在一种实现方式中，提供了一种半导体结构的制备方法，用于改善窄沟道效应，以便能够进一步压缩减小CMOS晶体管的尺寸，减小位单元的面积。该制备方法的流程如图3a～图3g所示。
在一些示例中，上述半导体结构的制备方法包括：S10a～S60a。
S10a，如图3a所示，在衬底1上依次形成衬垫层2和硬掩模层3，然后对硬掩模层3进行图案化处理，在硬掩模层3中形成开口，该开口与待形成的浅沟槽的位置相对应。之后通过该开口依次对衬垫层2和衬底1进行图案化处理，以在衬底1中形成浅沟槽ST。
S20a，如图3b和图3c所示，在浅沟槽ST内填充氧化物，该氧化物至少填满浅沟槽ST。然后对该氧化物进行回刻，去除该氧化物的一部分，得到第一填充部41。其中，第一填充部41的厚度小于浅沟槽ST的深度，以便暴露浅沟槽ST的侧壁的顶部。
S30a，如图3d所示，通过硬掩模层3中的开口，对浅沟槽ST的侧壁的顶部进行离子注入，在衬底1中的与浅沟槽ST的侧壁的顶部相对应的位置处形成掺杂区DR。其中，注入的离子可以为氟离子。
S40a，如图3e所示，通过硬掩模层3中的开口，在第一填充部41上再次填充氧化物，该氧化物不仅填满浅沟槽ST和硬掩模层3中的开口，还会位于硬掩模层3上。然后对位于硬掩模层3上的氧化物进行研磨，直至暴露硬掩模层3的表面，并保留位于浅沟槽ST和硬掩模层3中的开口的部分氧化物。此时，得到包括第一填充部41的第二填充部42。
S50a，如图3f所示，采用湿法刻蚀依次去除硬掩模层3和衬垫层2，同时去除第二填充部42的一部分，得到最终的填充部4。其中，填充部4的顶端与衬底1的交接面处形成凹陷，该凹陷暴露掺杂区DR的一部分。
S60a，如图3g所示，对衬底1进行离子注入形成N型和P型掺杂的有源区5，并在衬底1中与有源区5对应的部分的表面上生长形成栅介质层6。之后便可以在浅沟槽ST围成的区域内形成CMOS晶体管(例如PMOS晶体管和NMOS晶体管)。
其中，受凹陷处的掺杂区DR的影响，在凹陷处生长的部分栅介质层6的厚度，要大于其他位置处生成的部分栅介质层6的厚度。也就是说，通过形成掺杂区DR，可以影响栅介质层6在不同位置的生长速率，通过形成具有不同厚度的栅介质层6，可以避免在浅沟槽ST的位置处形成寄生晶体管，进而可以有效改善窄沟道效应。这样有利于减小后续形成的CMOS晶体管的尺寸，进而有利于减小位单元的面积。
需要说明的是，在上述S20a中，由于需要对填充至浅沟槽ST内的氧化物进行回刻，这样会导致回刻后形成的第一填充部41收到等离子体的轰击，降低第一填充部41的绝缘性能，降低第一填充部41的可靠性。而且，在对填充至浅沟槽ST内的氧化物进行回刻后，需要确认回刻的尺寸是否符合预期，这样会使得第一填充部41会暴露在空气中，导致第一填充部41的表面接触空气而形成缺陷。
在上述S30a中，在对浅沟槽ST的侧壁的顶部进行离子注入的过程中，氟离子会注入到第一填充部41中，这样会改变第一填充部41的掺杂浓度，进一步降低第一填充部41的绝缘性能，进一步降低第一填充部41的可靠性。
另外，上述一种实现方式提供的半导体结构的制备方法，需要增加回刻的工序，这样会增大上述制备方法的工艺流程的复杂度，增加工艺成本。
在另一种实现方式中，又提供了一种半导体结构的制备方法，用于改善窄沟道效应，以便能够进一步压缩减小CMOS晶体管的尺寸，减小位单元的面积。该制备方法的流程如图4a～图4i所示。
在一些示例中，上述半导体结构的制备方法包括：S10b～S60b。
S10b，如图4a所示，在衬底1上依次形成衬垫层2和硬掩模层3，然后对衬垫层2和硬掩模层3进行图案化处理，在衬垫层2和硬掩模层3中形成开口K，该开口K与待形成的浅沟槽的位置相对应，并包括衬底1的部分表面。
S20b，如图4b所示，通过上述开口K，对衬底1暴露的部分表面进行离子注入，然后对衬底1进行退火处理，在衬底1中形成掺杂区DR。其中，注入的离子可以为硼离子。
S30b，如图4c和图4d所示，在硬掩模层3上形成一绝缘薄膜7a，该绝缘薄膜7a还覆盖上述开口K的侧壁。然后对绝缘薄膜7a进行图案化处理，保留绝缘薄膜7a覆盖上述开口K的侧壁的部分，形成侧墙7。
S40b，如图4e和图4f所示，以侧墙7作为掩膜，对衬底1进行图案化处理，以在衬底1中形成浅沟槽ST。然后去除侧墙7，在衬底1中保留掺杂区DR。该掺杂区DR位于浅沟槽ST的侧壁的顶部。
S50b，如图4g和图4h所示，通过上述开口K，在浅沟槽ST内填充氧化物，形成一填充薄膜4a，该填充薄膜4a不仅填满浅沟槽ST和上述开口K，还位于硬掩模层3上。然后去除填充薄膜4a位于硬掩模层3上的部分，并去除硬掩膜层3，保留填充薄膜4a位于浅沟槽ST内的部分，得到填充部4。
S60b，如图4i所示，去除衬垫层2，并对衬底1进行离子注入形成有源区5。之后便可以在浅沟槽ST围成的区域内形成CMOS晶体管。
通过侧墙7作为掩膜来定义浅沟槽ST，可以利用离子注入的方式形成的掺杂区DR，调节后续形成的CMOS晶体管的阈值电压，改善窄沟道效应。这样有利于减小后续形成的CMOS晶体管的尺寸，进而有利于减小位单元的面积。
需要说明的是，上述另一种实现方式通过侧墙7作为掩膜来定义浅沟槽ST，便需要额外增加绝缘薄膜7a的形成工序及刻蚀工序，这样会增大上述制备方法的工艺流程的复杂度，增加工艺成本。而且，浅沟槽ST的宽度一般是固定的，且侧墙7具有一定的宽度，这样会使得有源区5的尺寸受到侧墙7的影响，进而便需要预先对有源区5的光刻尺寸进行修正，提前弥补侧墙7的宽度，将上述开口K的宽度增大，这样增加了上述制备方法的工艺风险。
本申请的一些实施例提供了一种半导体结构的制备方法。如图5所示，该制备方法包括S100～S500。
S100，如图6所示，提供衬底1。该衬底1具有预设浅沟槽区A。
示例性的，上述衬底1为晶圆衬底，其可以为后续的半导体制备工艺步骤提供支撑作用。例如，上述衬底1的材料可以为单晶硅、多晶硅、单晶锗、硅锗或碳化硅等；也可以为绝缘体上硅或绝缘体上锗等；还可以为其它的材料，例如砷化镓等Ⅲ-Ⅴ族化合物。
上述预设浅沟槽区A的形状可以根据待形成的晶体管(例如CMOS晶体管)的位置设置，本申请对此不作限定。
例如，各待形成的晶体管之间的间距较大。预设浅沟槽区A可以呈环形，分别围绕不同的待形成的晶体管。
又如，各待形成的晶体管之间的间距较小。预设浅沟槽区A可以呈网格状(如图1所示)，将各待形成的晶体管隔开。
S200，如图9a～图9c所示，刻蚀上述衬底1中位于预设浅沟槽区A的部分，形成第一子浅沟槽ST1。
示例性的，本申请可以采用干法刻蚀工艺或湿法刻蚀工艺对衬底1进行刻蚀，去除衬底1中位于预设浅沟槽区A的一部分。衬底1例如具有相对设置的第一表面1a和第二表面1b，本申请可以对衬底1的第一表面1a进行刻蚀，形成第一子浅沟槽ST1。
第一子浅沟槽ST1的深度小于衬底1的厚度。也就是说，如图9c所示，形成第一子浅沟槽ST1的过程中，第一子浅沟槽ST1的底壁W1位于衬底1的内部，第一子浅沟槽ST1未贯穿衬底1。
第一子浅沟槽ST1在衬底1所在平面上的正投影的形状(或者俯视形状)，与预设浅沟槽区A的形状相同。第一子浅沟槽ST1的剖视形状，例如呈矩形(如图9c所示)或倒梯形。
S300，如图10a和图10b所示，对第一子浅沟槽ST1的侧壁进行离子注入，以在衬底1中形成掺杂区DR。
示例性的，本申请可以采用离子注入工艺，对第一子浅沟槽ST1的侧壁进行离子注入。注入的离子可以进入衬底1的内部，从而可以在衬底1中形成掺杂区DR。该掺杂区DR可以围绕第一子浅沟槽ST1的侧壁。
在对第一子浅沟槽ST1的侧壁进行离子注入的过程中，例如，可以仅对侧壁的顶部位置处进行离子注入；又如，可以对侧壁整体的位置处进行离子注入。
此处，离子注入至衬底1的内部的注入深度，可以根据需要选择设置，本申请对此不作限定。
示例性的，在图10b所示的剖视图中，第一子浅沟槽ST1具有两个侧壁W2、W3，两个侧壁W2、W3分别位于底壁W1的两侧，且分别与待形成的晶体管相对应。
在对第一子浅沟槽ST1的侧壁进行离子注入的过程中，例如，可以同时对第一子浅沟槽ST1的两个侧壁W2、W3进行离子注入；又如，可以先对第一子浅沟槽ST1的两个侧壁W2、W3中的一者进行离子注入，然后对第一子浅沟槽ST1的两个侧壁W2、W3中的另一者进行离子注入。
可以理解的是，如图10b所示，在对第一子浅沟槽ST1的侧壁进行离子注入的过程中，离子可能也会注入至第一子浅沟槽ST1的底壁W1，从而使得掺杂区DR可以呈网格状，并围绕第一子浅沟槽ST1的底壁W1。
需要说明的是，上述掺杂区DR，可以用于调节待形成的晶体管的阈值电压，例如可以用于调高待形成的晶体管的阈值电压。
S400，如图11a和图11b所示，刻蚀第一子浅沟槽ST1的底壁W1，在第一子浅沟槽ST1的下方形成第二子浅沟槽ST2，得到包括第一子浅沟槽ST1和第二子浅沟槽ST2的浅沟槽ST。
示例性的，本申请可以采用干法刻蚀工艺或湿法刻蚀工艺对第一子浅沟槽ST1的底壁W1进行刻蚀，进一步去除衬底1中位于预设浅沟槽区A的一部分，以在第一子浅沟槽ST1的下方形成第二子浅沟槽ST2。第一子浅沟槽ST1和第二子浅沟槽ST2相连通。
如图11a所示，形成第二子浅沟槽ST2之后，仅保留围绕第一子浅沟槽ST1的侧壁的部分掺杂区DR。
第一子浅沟槽ST1的深度及第二子浅沟槽ST2的深度之和，小于衬底1的厚度。也就是说，如图11b所示，在形成第二子浅沟槽ST2后，第二子浅沟槽ST2的底壁位于衬底1的内部，第二子浅沟槽ST2未贯穿衬底1。由于浅沟槽ST包括第一子浅沟槽ST1和第二子浅沟槽ST2的，第一子浅沟槽ST1的深度及第二子浅沟槽ST2的深度之和则为浅沟槽ST的深度，第二子浅沟槽ST2的底壁则为浅沟槽ST的底壁。也就是说，浅沟槽ST未贯穿衬底1，浅沟槽ST的底壁和衬底1的第二表面1b之间具有一定的间距。这样有利于确保衬底1的结构稳定性。
示例性的，浅沟槽ST的深度的范围为
例如，浅沟槽ST的深度为或等。
第二子浅沟槽ST2在衬底1所在平面上的正投影的形状(或者俯视形状)，与预设浅沟槽区A的形状相同。第二子浅沟槽ST2的剖视形状，例如呈矩形或倒梯形(如图11b所示)。
S500，如图13a～图13d所示，在上述浅沟槽ST内形成填充部4。
示例性的，填充部4的材料为绝缘材料，该绝缘材料例如包括绝缘氧化物。例如，填充部4的材料包括二氧化硅。填充部4至少填满浅沟槽ST。
上述浅沟槽ST、位于浅沟槽ST内的填充部4及位于衬底1中的掺杂区DR，例如可以称为浅沟槽隔离结构。本申请一方面可以利用浅沟槽隔离结构中的浅沟槽ST将待形成的晶体管隔开，另一方面，可以利用浅沟槽隔离结构中的填充部4提高衬底1的结构稳定性，并对待形成的晶体管进行隔离，提高待形成的晶体管的性能，再一方面，还可以利用具有注入离子的掺杂区DR，调节待形成晶体管的阈值电压，降低待形成晶体管的漏电流，提高待形成晶体管的性能，从而改善窄沟道效应。这样有利于压缩待形成晶体管的沟道尺寸，进而有利于减小待形成的位单元的面积，实现更高密度、更高性能的应用。
需要说明的是，本申请对浅沟槽ST的形成过程进行了分解，采用两次刻蚀工艺分别形成第一子浅沟槽ST1和第二子浅沟槽ST2，并在刻蚀形成第二子浅沟槽ST2之前，便对第一子浅沟槽ST1暴露的侧壁进行离子注入，在刻蚀形成第二子浅沟槽ST2之后，一次性形成至少填满浅沟槽ST的填充部4。
相比于上述一种实现方式提供的制备方法，由于本申请是形成浅沟槽ST之后，再在浅沟槽ST内形成至少填满浅沟槽ST的填充部4，一方面可以避免对填充部4进行回刻，避免填充部4受到等离子体的轰击，确保填充部4的绝缘性能和可靠性，另一方面，可以避免在形成填充部4的过程中破真空，进而避免填充部4接触空气而形成缺陷，又一方面，可以避免增加回刻的工序，降低工艺成本。另外，由于本申请是先对第一子浅沟槽ST1暴露的侧壁进行离子注入、后形成填充部4的，这样可以避免将离子注入至填充部4中，使得填充部4可以没有额外的离子注入的影响，从而可以进一步确保填充部4的绝缘性能和可靠性。
在一些示例中，在上述S200中，刻蚀衬底1中位于预设浅沟槽区A的部分，包括：S210～S230。
S210，如图7a和图7b所示，在衬底1上依次形成衬垫层2、硬掩模层3和光刻胶层8。
示例性的，本申请可以采用化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physical vapor deposition，PVD)、原子层沉积(atomic layer deposition，ALD)或其任何组合的薄膜沉积工艺，在衬底1的第一表面1a上形成衬垫层2，然后可以采用CVD、PVD、ALD或其任何组合的薄膜沉积工艺，在衬垫层2上形成硬掩模层3，然后采用涂覆工艺(例如旋涂或点涂等)在硬掩模层3上形成光刻胶层8。
示例性的，衬垫层2的材料包括二氧化硅，硬掩模层3的材料包括氮化硅，光刻胶层8的材料包括负性光刻胶。
通过在衬底1和硬掩模层3之间设置衬垫层2，可以利用衬垫层2作为过渡，缓解衬底1和硬掩模层3之间的应力。
S220，如图8a～图8b所示，刻蚀光刻胶层8中位于预设浅沟槽区A的部分，在光刻胶层8中形成第一开口K1。
示例性的，本申请可以采用光刻工艺对光刻胶层8中位于预设浅沟槽区A的部分进行刻蚀。可选地，本申请可以在光刻胶层8上设置掩膜板，该掩膜板遮挡光刻胶层8中位于预设浅沟槽区A的部分，并暴露光刻胶层8中位于预设浅沟槽区A以外的部分，通过掩膜板对光刻胶层8进行曝光，使得光刻胶层8中位于预设浅沟槽区A以外的部分进行固化，然后对光刻胶层8进行显影，保留光刻胶层8中位于预设浅沟槽区A以外的部分，去除光刻胶层8中位于预设浅沟槽区A的部分，从而在光刻胶层8中形成第一开口K1。
其中，光刻胶层8可以对硬掩模层3、衬垫层2和衬底1中被其所遮挡、屏蔽的部分进行保护。
S230，如图9a～图9c所示，通过上述第一开口K1，刻蚀硬掩模层3、衬垫层2和衬底1中位于预设浅沟槽区A的部分，在硬掩模层3和衬垫层2中形成第二开口K2，并在衬底1中形成第一子浅沟槽ST1。
示例性的，本申请可以采用干法刻蚀工艺或湿法刻蚀工艺对硬掩模层3、衬垫层2和衬底1中位于预设浅沟槽区A的部分进行刻蚀。
本申请可以在一次刻蚀工艺中，完成对硬掩模层3、衬垫层2和衬底1中位于预设浅沟槽区A的部分的刻蚀，或者，本申请可以采用多次刻蚀工艺，完成对硬掩模层3、衬垫层2和衬底1中位于预设浅沟槽区A的部分的刻蚀。
在采用多次刻蚀工艺，完成对硬掩模层3、衬垫层2和衬底1中位于预设浅沟槽区A的部分的刻蚀的情况下，刻蚀过程例如包括但不限于：如图9b所示，通过光刻胶层8中的第一开口K1，对硬掩模层3和衬垫层2进行刻蚀，在硬掩模层3和衬垫层2中形成第二开口K2；如图9c所示，通过上述第一开口K1和第二开口K2，对衬底1中位于预设浅沟槽区A的部分进行刻蚀，在衬底1中形成第一子浅沟槽ST1。
可以理解的是，硬掩模层3具有较高的刻蚀选择比，因此，第一子浅沟槽ST1的侧壁形貌、底壁形貌均较为规则，第一子浅沟槽ST1的宽度较为均一，且第一子浅沟槽ST1的宽度与第二开口K2的宽度基本一致。
需要说明的是，本申请在形成第一子浅沟槽ST1之后，便可以对第一子浅沟槽ST1的侧壁进行离子注入，然后对第一子浅沟槽ST1的底壁进行刻蚀，形成第二子浅沟槽ST2，得到浅沟槽ST。也就是说，本申请主要利用硬掩模层3来定义第一子浅沟槽ST1，进而定义浅沟槽ST。
相比于上述另一种实现方式提供的制备方法，本申请形成浅沟槽ST1的方法更为简单，一方面可以减少形成绝缘薄膜7a的工序及对绝缘薄膜7a进行刻蚀以形成侧墙7的工序，降低工艺成本，另一方面可以使得第二开口K1的宽度、第二开口K2的宽度，与浅沟槽ST的宽度一致，避免出现因设置侧墙7而需预先对有源区5的光刻尺寸进行修改的情况，降低本申请提供的制备方法的工艺风险。
在一些示例中，上述第一子浅沟槽ST1的深度范围为
示例性的，第一浅沟槽ST1的深度可以为 或/>等。
通过对第一浅沟槽ST1的深度进行限制，可以确保注入至第一子浅沟槽ST1的侧壁的离子的量，能够对待形成的晶体管的阈值电压进行有效地调整，有效地改善窄沟道效应。这样可以避免出现因第一子浅沟槽ST1的深度较小，导致离子注入量较少而难以调整待形成的晶体管的阈值电压、难以改善窄沟道效应的情况，或者，可以避免出现因第一子浅沟槽ST1的深度较大，导致离子注入量较大而降低对待形成的晶体管的阈值电压的调整效果、降低窄沟道效应的改善效果。
在一些示例中，在上述S300中，对第一子浅沟槽ST1的侧壁进行离子注入，包括：S310～S320。
S310，如图10a和图10b所示，去除上述光刻胶层8。
示例性的，本申请可以采用等离子字体刻蚀工艺、湿法刻蚀工艺或其他任何刻蚀工艺，去除光刻胶层8，并暴露硬掩模层3。
S320，如图10a和图10b所示，以硬掩模层3和衬垫层2为掩模，通过第二开口K2，对第一子浅沟槽ST1的侧壁进行离子注入。离子注入的方向与垂直于衬底1的方向之间具有夹角，该夹角例如为α。
可以理解的是，在对第一子浅沟槽ST1的侧壁进行离子注入的过程中，硬掩模层3和衬垫层2可以作为掩模，对衬底1的第一表面进行遮挡、屏蔽，可以确保离子能够注入至第一浅沟槽ST1的侧壁，避免离子注入至衬底1的第一表面，进而避免影响待形成的晶体管的性能。
示例性的，离子注入的方向与垂直于衬底1的方向之间具有夹角α，指的是离子注入的方向与垂直于衬底1的方向不平行，离子注入的方向与衬底1所在平面的方向之间的夹角小于90°。
这样可以确保离子能够注入至第一子浅沟槽ST1的侧壁，进而能够对待形成的晶体管的阈值电压进行调整，改善窄沟道效应。
在一些示例中，上述离子注入的方向与垂直于衬底1的方向之间的夹角α的范围为5°～45°。
示例性的，上述夹角α可以为5°、10°、15°、20°、25°、29°、33°、或45°等。
这样可以确保大部分的离子能够注入至第一子浅沟槽ST1的侧壁，减少注入至第一子浅沟槽ST1的底壁的离子的量，以便于在实现对待形成的晶体管的阈值电压的调节、对窄沟道效应的改善的同时，减少离子的使用量(或浪费量)，降低工艺成本。
可以理解的是，如图11a和图11b所示，在对第一子浅沟槽ST1的侧壁进行离子注入之后，本申请仍然可以硬掩模层3和衬垫层2为掩模，通过第二开口K2，对第一子浅沟槽ST1的底壁进行刻蚀，形成第二子浅沟槽ST2，以便于确保第二子浅沟槽ST2的均一性。
在一些示例中，在上述S500中，在浅沟槽ST内形成填充部4，包括：S510～S520。
S510，如图12a和图12b所示，在硬掩模层3上形成填充薄膜4a，该填充薄膜4a的一部分位于浅沟槽ST。
示例性的，本申请可以采用CVD、PVD、ALD或其任何组合的薄膜沉积工艺，形成填充薄膜4a。其中，填充薄膜4a的一部分位于浅沟槽ST内，填满浅沟槽ST；填充薄膜4a的另一部分位于硬掩模层3上，并覆盖硬掩模层3。
S520，如图13a和图13b所示，去除填充薄膜4a覆盖硬掩模层3的部分及硬掩模层3，保留填充薄膜4a的位于浅沟槽ST的部分，形成填充部4。
示例性的，本申请可以采用化学机械研磨(chemical mechanical polish，CMP)工艺对填充薄膜4a进行研磨以平坦化，并暴露硬掩模层3，然后可以采用湿法刻蚀工艺对硬掩模层3进行刻蚀，去除硬掩模层3，并暴露衬垫层2。其中，填充部4远离衬底1的一侧表面，可以高于衬垫层2远离衬底1的一侧表面。
可以理解的是，填充薄膜4a和硬掩模层3的研磨速率不同。这样在研磨去除填充薄膜4a的过程中，可能会去除部分硬掩模层3。
由上可知，本申请中的填充部4呈一体结构，是通过一次半导体工艺(也即CMP工艺)一次性形成的。这样不仅可以避免在填充部4中形成缺陷，避免填充部4受到额外的离子注入的影响，确保填充部4的绝缘性能和可靠性，还可以简化填充部4的制备工艺，降低工艺成本。
在一些示例中，本申请提供的制备方法还包括：对上述S510中形成的填充薄膜4a进行退火处理。
示例性的，本申请可以采用热退火工艺或激光退火工艺等退火工艺，对填充薄膜4a进行退火处理。
在一些示例中，本申请提供的制备方法还包括：对掺杂区DR进行退火处理。
示例性的，本申请可以采用热退火工艺或激光退火工艺等退火工艺，对掺杂区DR进行退火处理。
这样可以修复经离子注入后造成的材料的晶格损伤及激活注入的离子。
示例性的，本申请可以在对上述填充薄膜4a进行退火处理的过程中，还对掺杂区DR进行退火处理。
也就是说，本申请可以将掺杂区DR的退火处理工序集成到半导体结构的制备方法中已有的退火处理工序内，在一次退过工艺中，同时对填充薄膜4a和掺杂区DR进行退过处理，这样可以避免引入额外的退火处理工序，简化半导体结构的制备工艺，降低工艺成本。
在一些实施例中，本申请提供的制备方法还包括：S600～S800。
S600，如图13c所示，对衬底1的被浅沟槽ST围绕的部分进行离子注入，形成有源区5。
示例性的，本申请可以采用多次离子注入工艺形成有源区5。
例如，本申请可以采用三次离子注入工艺形成有源区5。
可选地，在第一次离子注入工艺中，可以将离子注入至衬底1的内部，以在衬底1中形成阱区51；其中，第一次离子注入的深度大于第一子浅沟槽ST1的深度，小于浅沟槽ST的深度。根据注入离子的类型，所形成的阱区51可以为P阱(P well)或N阱(N well)。
在第二次离子注入工艺中，可以将离子注入至阱区51内，且深入衬底1的内部，以在衬底1中形成防穿通层；其中，第二次离子注入的深度，小于第一次离子注入的深度。
在第三次离子注入工艺中，可以将离子注入至阱区51内，且基本靠近或位于衬底1的第一表面1a，以在基本靠近或位于衬底1的第一表面1a处形成沟道区52。
在一些示例中，在上述S600中，对衬底1的被浅沟槽ST围绕的部分进行离子注入，包括：S610～S620。
S610，去除光刻胶层8和硬掩模层3。
此处，去除光刻胶层8和硬掩模层3的过程，可以参照上述S310和S320中的说明，此处不再赘述。
S620，如图13c所示，以衬垫层2为保护层，透过衬垫层2对衬底1的被浅沟槽ST围绕的部分进行离子注入。
可以理解的是，在对衬底1的被浅沟槽ST围绕的部分进行离子注入的过程中，衬垫层2可以对衬底1的表面(也即第一表面1a)形成保护，避免衬底1的表面受到损伤。
S700，如图14a～图15b所示，在有源区5上形成栅介质层6和栅极9。
在一些示例中，如图13d所示，在上述S700之前，本申请提供的制备方法还包括：去除衬垫层2。这样可以避免影响栅介质层6和栅极9的形成。
示例性的，本申请可以采用湿法刻蚀工艺或干法刻蚀工艺等去除衬垫层2。
在去除衬垫层2之后，如图14a和图14b所示，本申请例如采用热氧化工艺在有源区5上形成栅介质薄膜6a，栅介质薄膜6a位于衬底1的第一表面1a上。然后采用沉积工艺或溅射工艺等在栅介质薄膜6a上形成栅导电薄膜，之后可以采用光刻工艺等对栅介质薄膜6a和栅导电薄膜进行刻蚀，形成栅介质层6和栅极9。其中，栅介质层6和栅极9呈条状，覆盖有源区5的一部分，并将有源区5未被覆盖的部分划分为了两部分。
示例性的，栅介质层6的材料包括氧化物材料，该氧化物材料例如包括氧化硅等。
采用热氧化工艺形成栅介质薄膜6a，有利于提高后续形成的栅介质层6的质量。
S800，如图16a和图16b所示，在有源区5中未被栅介质层6和栅极9覆盖的部分进行离子注入，形成晶体管T的源极S和漏极D。
示例性的，在进行离子注入的过程中，有源区5中被栅介质层6和栅极9覆盖的部分被遮挡，离子基本没有注入该部分，而是注入至未被栅介质层6和栅极9覆盖的部分，也即，栅介质层6和栅极9的两侧。
可以理解的是，有源区5中未被栅介质层6和栅极9覆盖的部分在进行离子注入之后，会形成分别位于栅介质层6和栅极9两侧的两个导体，该两个导体分别构成晶体管T的源极S和漏极D。位于源极S和漏极D之间、且被栅介质层6和栅极9覆盖的部分沟道区52构成仅提供T的沟道。
采用上述制备方法，便可以制备形成晶体管T，该晶体管T可以为PMOS晶体管，也可以为NMOS晶体管。在衬底1中形成多个晶体管T的半导体结构，例如可以构成集成电路或控制电路等结构。
可以理解的是，形成有源区5后，有源区5中的沟道区52和掺杂区DR(例如称为局部沟道)相接触。由于制备形成晶体管T之后，晶体管T的沟道仍然会和掺杂区DR相接触，因此，两者接触的区域会形成额外的沟道注入。该额外的沟道注入会对晶体管T的沟道产生影响，能够调整、稳定晶体管T的阈值电压，降低晶体管T的漏电，改善、抑制窄沟道效应，提高晶体管T的性能。这样有利于减小晶体管T的沟道宽度，减小晶体管T的面积，便于在衬底1中形成更多的晶体管T。
值得一提的是，采用本申请提供的制备方法所形成的晶体管T的沟道宽度，可以达到设计规则手册要求的最小设计值，甚至小于设计规则手册要求的最小设计值。也就是说，采用本申请提供的制备方法，有利于大大增加衬底1中所形成的晶体管T的数量，提高晶体管T的密度，实现高性能、高密度的应用。
在一些示例中，上述晶体管T的类型和注入至第一子浅沟槽ST1的侧壁的离子类型相关。
示例性的，晶体管T为N型晶体管(也即NMOS晶体管)，注入至第一子浅沟槽ST1的侧壁的离子为P型离子。
示例性的，晶体管为P型晶体管(也即PMOS晶体管)，注入至第一子浅沟槽ST1的侧壁的离子为N型离子。
也就是说，晶体管T的类型和注入至第一子浅沟槽ST1的侧壁的离子的类型是相反的，由于掺杂区DR处于有源区5中沟道区52的位置，这样可以使得沟道区52和掺杂区DR相接触而形成反型层，进而可以利用掺杂区DR调整晶体管T的阈值电压，降低晶体管T的漏电，改善、抑制窄沟道效应，提高晶体管T的性能。
可以理解的是，在上述S800中，所形成的晶体管T的数量为多个。该多个晶体管T的类型可以相同，例如均为N型晶体管(也即NMOS晶体管)或均为P型晶体管(也即PMOS晶体管)；或者，该多个晶体管T的类型也可以不同，例如，至少一个晶体管T为N型晶体管(也即NMOS晶体管)，至少一个晶体管T为P型晶体管(也即PMOS晶体管)。
在相邻两个晶体管T的类型不同的情况下，位于该相邻两个晶体管T之间的第一子浅沟槽ST1的两个侧壁中，所注入的离子类型则不同。
可选地，在上述S600中，所形成的阱区51均为P阱，相应的，所形成的晶体管均为N型晶体管(也即NMOS晶体管)。此时，注入至第一子浅沟槽ST1的侧壁的离子均为硼离子。
示例性的，硼离子的注入能量范围包括但不局限于1Kev～100KeV，剂量范围包括但不局限于1e11/cm2～1e14/cm2。
例如，硼离子的注入能量为1Kev、15Kev、30Kev、35Kev、70Kev或100KeV等。剂量为1e11/cm2、2e11/cm2、1e12/cm2、5e12/cm2或1e14/cm2等。
需要说明的是，硼离子的剂量可以根据沟道的离子注入量而定，两者相互配合，以便于能够有效调整晶体管T的阈值电压，降低晶体管T的漏电，改善、抑制窄沟道效应，提高晶体管T的性能。
在一些实施例中，本申请提供的制备方法还包括：S900。
S900，如图17所示，在晶体管T的第一极上形成存储结构10。该存储结构10与第一极电连接。该第一极为源极S或漏极D。
在一些示例中，如图17所示，本申请还可以在晶体管T的第一极和存储结构10之间形成第一互联线，该第一互联线的一端与晶体管T的第一极电连接，另一端与存储结构10电连接。
在一些示例中，如图17所示，本申请还可以在存储结构10上形成第二互联线，该第二互联线的一端与存储结构10电连接，另一端与其他信号线(例如板线)电连接。
示例性的，如图17所示，上述存储结构10包括但不局限于第一电极层101、存储功能层102和第二电极层103。其中，存储功能层102用于存储数据。
可以理解的是，晶体管T及与其电连接的存储结构10，可以构成位单元，位单元阵列可以构成存储器。本申请通过改进形成浅沟槽ST、掺杂区DR和填充部4的方法，可以有效地利用掺杂区DR调整晶体管T的阈值电压，降低晶体管T的漏电，改善、抑制窄沟道效应，以便于可以减小晶体管T的沟道52宽度，减小晶体管T的面积，减小不同有源区5之间的间距，减小位单元的面积，进而能够设置更多的晶体管T，设置更多的位单元，实现更高密度、更高性能的应用。
上述存储功能层102的类型包括多种，可以根据实际需要选择设置。
示例性的，上述存储功能层102包括但不局限于铁电层、阻变层、相变层或磁性隧道结(MTJ)等。
此处，在存储功能层102包括铁电层的情况下，上述存储器的类型可以为随机存取存储器(FeRAM)。在存储功能层102包括阻变层的情况下，上述存储器的类型可以为电阻式随机存取存储器(resistive random access memory，RRAM)。在存储功能层102包括相变层的情况下，上述存储器的类型可以为相变存储器(phase change memory，PCM)。在存储功能层102包括磁性隧道结的情况下，上述存储器的类型可以为磁阻式随机存取存储器(magnetoresistive random access memory，MRAM)。
如图18～图20所示，本申请的一些实施例提供了一种半导体结构100。该半导体结构100例如可以采用上述一些实施例中提供的制备方法制备形成。
在一些示例中，如图18所示，半导体结构100包括衬底1和填充部4。
示例性的，如图18所示，衬底1的第一表面1a开设有浅沟槽ST。浅沟槽ST包括靠近衬底1的第一表面1a的第一子浅沟槽ST1，及位于第一子浅沟槽ST1下方的第二子浅沟槽ST2。第二子浅沟槽ST2相比第一子浅沟槽ST1更深入衬底1的内部。第一子浅沟槽ST1的侧壁例如垂直于衬底1所在平面，第二子浅沟槽ST2的侧壁例如与衬底1所在平面之间呈钝角设置，这样第一子浅沟槽ST1的侧壁和第二子浅沟槽ST2的侧壁之间可以呈钝角设置。
衬底1具有掺杂区DR，该掺杂区DR中掺杂有离子。掺杂区DR位于第一子浅沟槽ST1的侧壁，并围绕第一子浅沟槽ST1的侧壁。
上述填充部4位于该浅沟槽ST内。填充部4例如至少填满浅沟槽ST。
示例性的，上述填充部4呈一体结构，也即，填充部4的结构是连续的、未分隔的。在制备填充部4的过程中，填充部4是一次性形成的。
示例性的，相比于第二子浅沟槽ST2，第一子浅沟槽ST1和掺杂区DR在先形成。
也就是说，上述浅沟槽ST分两次形成的，一次形成第一子浅沟槽ST1，另一次形成第二子浅沟槽ST2。而且，在形成第二子浅沟槽ST2之前，先对第一子浅沟槽ST1的侧壁进行离子注入，形成掺杂区DR。在形成第二子浅沟槽ST2之后，一次性形成至少填满浅沟槽ST的填充部4。
本申请提供的半导体结构100，一方面可以利用掺杂区DR，调节晶体管的阈值电压，降低晶体管的漏电流，提高晶体管的性能，从而改善窄沟道效应，以便于压缩晶体管的沟道尺寸，减小位单元的面积，实现更高密度、更高性能的应用，另一方面，可以避免破坏填充部4，避免在填充部4中掺杂离子，影响填充部4的绝缘性能和可靠性。
在一些实施例中，如图19所示，上述半导体结构100还包括晶体管T。该晶体管T包括有源区5、源极S、漏极D、栅介质层6和栅极9。
在一些示例中，如图19所示，有源区5从衬底1的第一表面1a延伸至衬底1的内部。有源区5还包括位于靠近衬底1的第一表面1a的沟道区52(或称沟道)。栅介质层6位于衬底1的第一表面1a上，并覆盖沟道区52。栅极9位于栅介质层6上。源极S和漏极D位于有源区5内，其中，沟道区52、栅介质层6和栅极9均位于源极S和漏极D之间。
示例性的，有源区5被浅沟槽ST围绕。
由于掺杂区DR围绕浅沟槽ST中第一子浅沟槽ST1的侧壁，因此，掺杂区DR也会围绕有源区5，并与有源区5中的沟道区52相接触。掺杂区DR和沟道区52相接触的区域会形成额外的沟道注入，该额外的沟道注入会对晶体管T的沟道产生影响，能够调整、稳定晶体管T的阈值电压，降低晶体管T的漏电，改善、抑制窄沟道效应，提高晶体管T的性能。这样有利于减小晶体管T的沟道宽度，减小晶体管T的面积，便于在衬底1中形成更多的晶体管T。
在一些实施例中，如图20所示，上述半导体结构100还包括：存储结构10。该存储结构10位于第一极上，且与第一极电连接。其中，该第一极为晶体管T的源极S或漏极D。存储结构10用于存储数据，存储结构10及与其电连接的晶体管T可以称为位单元。
通过在上述半导体结构100中设置存储结构10，可以使得半导体结构100构成存储器。通过将存储结构10与晶体管T电连接，可以实现对存储结构10的控制，进而实现数据的存储或读取。
可以理解的是，由于本申请能够改善、抑制窄沟道效应，减小晶体管T的沟道宽度，减小晶体管T的面积，进而可以减小位单元的面积，能够设置更多的晶体管T，设置更多的位单元，实现更高密度、更高性能的应用。
上述存储功能层102的类型包括多种，可以根据实际需要选择设置。
示例性的，上述存储功能层102包括但不局限于铁电层、阻变层、相变层或磁性隧道结(MTJ)等。
此处，在存储功能层102包括铁电层的情况下，上述存储器的类型可以为随机存取存储器(FeRAM)。在存储功能层102包括阻变层的情况下，上述存储器的类型可以为电阻式随机存取存储器(resistive random access memory，RRAM)。在存储功能层102包括相变层的情况下，上述存储器的类型可以为相变存储器(phase change memory，PCM)。在存储功能层102包括磁性隧道结的情况下，上述存储器的类型可以为磁阻式随机存取存储器(magnetoresistive random access memory，MRAM)。
本申请的一些实施例提供了一种电子设备。该电子设备可以是手机(mobilephone)、平板电脑(pad)、电视、桌面型计算机、膝上型计算机、手持计算机、笔记本电脑、超级移动个人计算机(ultra-mobile personal computer，UMPC)、上网本，以及蜂窝电话、个人数字助理(personal digital assistant，PDA)、增强现实(augmented reality，AR)设备、虚拟现实(virtual reality，VR)设备、人工智能(artificial intelligence，AI)设备、智能穿戴设备(例如，智能手表、智能手环)、车载设备、智能家居设备和/或智慧城市设备，本申请实施例对该电子设备的具体类型不作特殊限制。
图21为本申请实施例示例性的提供的一种电子设备的架构示意图。如图21所示，该电子设备1000包括：存储器100、处理器200、输入设备300、输出设备400等部件。本领域技术人员可以理解到，图21中示出的电子设备的结构并不构成对该电子设备100的限定，该电子设备100可以包括比如图21所示的部件更多或更少的部件，或者可以组合如图1所示的部件中的某些部件，或者可以与如图21所示的部件布置不同。
存储器100用于存储软件程序以及模块。存储器100主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储器100包括外存储器110和内存储器120。外存储器110和内存储器120存储的数据可以相互传输。外存储器110例如包括硬盘、U盘、软盘等。内存储器120例如包括静态随机存取存储器(static random access memory，SRAM)、动态随机存取存储器(dynamic random access memory，DRAM)、只读存储器等。
处理器200是上述电子设备1000的控制中心，利用各种接口和线路连接整个电子设备1000的各个部分，通过运行或执行存储在存储器100内的软件程序和/或模块，以及调用存储在存储器100内的数据，执行电子设备1000的各种功能和处理数据，从而对电子设备1000进行整体监控。可选的，处理器200可以包括一个或多个处理单元。例如，处理器200可以包括中央处理器(central processing unit，CPU)、人工智能(artificialintelligence，AI)处理器、数字信号处理器(digital signal processor，DSP)和神经网络处理器，还可以是其他特定集成电路(application specific integrated circuit，ASIC)等。图21中以处理器200为CPU为例，CPU可以包括运算器210和控制器220。运算器210获取内存储器120存储的数据，并对内存储器120存储的数据进行处理，处理后的结果通常送回内存储器120。控制器220可以控制运算器210对数据进行处理，控制器220还可以控制外存储器110和内存储器120存储数据或读取数据。
输入设备300用于接收输入的数字或字符信息，以及产生与电子设备1000的用户设置以及功能控制有关的键信号输入。示例的，输入设备300可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。可选的，触摸屏可包括触摸检测装置和触摸控制器两个部分。其中，触摸检测装置检测用户的触摸方位，并检测触摸操作带来的信号，将信号传送给触摸控制器；触摸控制器从触摸检测装置上接收触摸信息，并将它转换成触点坐标，再送给处理器200，并能接收处理器200发来的命令并加以执行。此外，可以采用电阻式、电容式、红外线以及表面声波等多种类型实现触摸屏。其他输入设备可以包括但不限于物理键盘、功能键(比如音量控制按键、电源开关按键等)、轨迹球、鼠标、操作杆等中的一种或多种。上述处理器200中的控制器220还可以控制输入设备300接收输入的信号或不接收输入的信号。此外，输入设备300接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器120中。
输出设备400用于输出输入设备300输入，并存储在内存储器120中的数据对应的信号。例如，输出设备400输出声音信号或视频信号。上述处理器200中的控制器220还可以控制输出设备400输出信号或不输出信号。
需要说明的是，图21中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备300和内存储器120之间的单向箭头表示输入设备300接收到的数据向内存储器120传输。又例如，运算器210和内存储器120之间的双向箭头表示内存储器120存储的数据可以向运算器210传输，且运算器210处理后的数据可以向内存储器120传输。图21中的细箭头表示控制器220可以控制的部件。示例的，控制器220可以对外存储器110、内存储器120、运算器210、输入设备300和输出设备400等进行控制。
可选的，如图21所示的电子设备1000还可以包括各种传感器。例如陀螺仪传感器、湿度计传感器、红外线传感器、磁力计传感器等，在此不再赘述。可选的，该电子设备1000还可以包括无线保真(wireless fidelity，WiFi)模块、蓝牙模块等，在此不再赘述。
可以理解的是，本申请实施例提供的半导体结构可以作为上述电子设备1000中的存储器100。例如，本申请实施例提供的半导体结构可以作为上述存储器100中的外存储器110，也可以作为上述存储器100中的内存储器120。另外，本申请提供的半导体结构可以用于独立存储芯片颗粒中。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种半导体结构的制备方法，其特征在于，所述制备方法包括：
提供衬底，所述衬底具有预设浅沟槽区；
刻蚀所述衬底中位于所述预设浅沟槽区的部分，形成第一子浅沟槽；
对所述第一子浅沟槽的侧壁进行离子注入，以在所述衬底中形成掺杂区；
刻蚀所述第一子浅沟槽的底壁，在所述第一子浅沟槽的下方形成第二子浅沟槽，得到包括所述第一子浅沟槽和所述第二子浅沟槽的浅沟槽；
在所述浅沟槽内形成填充部。
2.根据权利要求1所述的制备方法，其特征在于，所述刻蚀所述衬底中位于所述预设浅沟槽区的部分，包括：
在所述衬底上依次形成衬垫层、硬掩模层和光刻胶层；
刻蚀所述光刻胶层中位于所述预设浅沟槽区的部分，在所述光刻胶层中形成第一开口；
通过所述第一开口，刻蚀所述硬掩模层、所述衬垫层和所述衬底中位于所述预设浅沟槽区的部分，在所述硬掩模层和所述衬垫层中形成第二开口，并在所述衬底中形成所述第一子浅沟槽。
3.根据权利要求2所述的制备方法，其特征在于，所述对所述第一子浅沟槽的侧壁进行离子注入，包括：
去除所述光刻胶层；
以所述硬掩模层和所述衬垫层为掩模，通过所述第二开口，对所述第一子浅沟槽的侧壁进行离子注入；所述离子注入的方向与垂直于所述衬底的方向之间具有夹角。
4.根据权利要求3所述的制备方法，其特征在于，所述离子注入的方向与垂直于所述衬底的方向之间的夹角的范围为5°～45°。
5.根据权利要求2所述的制备方法，其特征在于，所述在所述浅沟槽内形成填充部，包括：
在所述硬掩模层上形成填充薄膜，所述填充薄膜的一部分位于所述浅沟槽；
去除所述填充薄膜覆盖所述硬掩模层的部分及所述硬掩模层，保留填充薄膜的位于所述浅沟槽的部分，形成所述填充部。
6.根据权利要求5所述的制备方法，其特征在于，所述制备方法还包括：
对所述掺杂区进行退火处理。
7.根据权利要求6所述的制备方法，其特征在于，所述制备方法还包括：
对所述填充薄膜进行退火处理；
其中，在对所述填充薄膜进行退火处理的过程中，还对所述掺杂区进行退火处理。
8.根据权利要求2所述的制备方法，其特征在于，所述制备方法还包括：
对所述衬底的被所述浅沟槽围绕的部分进行离子注入，形成有源区；
在所述有源区上形成栅介质层和栅极；
在所述有源区中未被所述栅介质层和栅极覆盖的部分进行离子注入，形成晶体管的源极和漏极。
9.根据权利要求8所述的制备方法，其特征在于，所述对所述衬底的被所述浅沟槽围绕的部分进行离子注入，包括：
去除所述光刻胶层和所述硬掩模层；
以所述衬垫层为保护层，透过所述衬垫层对所述衬底的被所述浅沟槽围绕的部分进行离子注入。
10.根据权利要求9所述的制备方法，其特征在于，所述在所述有源区上依次形成栅介质层和栅极之前，所述制备方法还包括：
去除所述衬垫层。
11.根据权利要求8所述的制备方法，其特征在于，所述晶体管为N型晶体管，注入至所述第一子浅沟槽的侧壁的离子为P型离子；或者，
所述晶体管为P型晶体管，注入至所述第一子浅沟槽的侧壁的离子为N型离子。
12.根据权利要求11所述的制备方法，其特征在于，所述晶体管为N型晶体管，注入至所述第一子浅沟槽的侧壁的离子为硼离子。
13.根据权利要求8所述的制备方法，其特征在于，所述制备方法还包括：
在第一极上形成存储结构，所述存储结构与所述第一极电连接；所述第一极为所述源极或所述漏极。
14.根据权利要求1～13中任一项所述的制备方法，其特征在于，所述第一子浅沟槽的深度范围为
15.一种半导体结构，其特征在于，所述半导体结构包括：
衬底，具有掺杂区；所述衬底的第一表面开设有浅沟槽；
填充部，位于所述浅沟槽内，且呈一体结构；
其中，所述浅沟槽包括靠近所述衬底的第一表面的第一子浅沟槽，及位于所述第一子浅沟槽下方的第二子浅沟槽，所述掺杂区位于所述第一子浅沟槽的侧壁；相比于所述第二子浅沟槽，所述第一子浅沟槽和所述掺杂区在先形成。
16.根据权利要求15所述的半导体结构，其特征在于，所述半导体结构还包括：
有源区，从所述衬底的第一表面延伸至所述衬底内部；所述有源区被所述浅沟槽围绕；
源极和漏极，位于所述有源区内；
栅介质层，位于所述衬底的第一表面上，且位于所述源极和所述漏极之间；
栅极，位于所述栅介质层上。
17.根据权利要求16所述的半导体结构，其特征在于，所述半导体结构还包括：存储结构；
所述存储结构位于第一极上，且与所述第一极电连接；所述第一极为所述源极或所述漏极。
18.一种电子设备，其特征在于，所述电子设备包括如权利要求15～17中任一项所述的半导体结构。
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