CN116964735A - 半导体装置 - Google Patents

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Abstract

本发明的半导体装置包括：包含多个引线的导通支承体；被上述导通支承体支承的第一半导体元件；被上述导通支承体支承的第二半导体元件；被上述导通支承体支承、与上述第一半导体元件和上述第二半导体元件电连接、且将上述第一半导体元件和上述第二半导体元件相互绝缘的第三半导体元件；和覆盖上述第一半导体元件、上述第二半导体元件和上述第三半导体元件以及上述导通支承体的一部分的密封树脂。上述导通支承体包括：在上述引线的厚度方向上看与上述第一半导体元件重叠的第一部；在上述厚度方向看与上述第二半导体元件重叠的第二部；和在上述厚度方向看与上述第三半导体元件重叠的第三部。上述第三部的材料为相对磁导率小于100的非磁性材料。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
现有技术中，在电动汽车(包含混合动力汽车)或者家用电器等中使用逆变器装置，在这样的逆变器装置中使用半导体装置。该逆变器装置例如具有半导体装置、IGBT(Insulated Gate Bipolar Transistor：绝缘栅双极晶体管)或MOSFET(Metal OxideSemiconductor FieldEffect Transistor：金属氧化物半导体场效应晶体管)等的功率半导体。上述半导体装置具有控制元件和驱动元件。在该逆变器装置中，从ECU(EngineControl Unit：发动机控制单元)输出的控制信号被输入到该半导体装置的控制元件。控制元件将控制信号转变为PWM(PulseWidth Modulation：脉冲宽度调制)控制信号，并传送到驱动元件。驱动元件基于PWM控制信号，例如使6个功率半导体在所希望的定时进行开关动作。通过6个功率半导体在所希望的定时进行开关动作，由车载用蓄电池的直流电力生产电动机驱动用的三相交流电力。专利文献1中公开了具有控制元件(控制芯片)、驱动元件(驱动芯片)和变压器芯片的半导体装置的一例。
现有技术文献
专利文献
专利文献1：日本特开2018-207127号公报
发明内容
发明要解决的技术问题
变压器芯片在集成化的2个线圈间进行使用电感耦合的信号传递。如果该电感耦合的磁场被扰乱，则发生传递效率降低等的不良状况。
鉴于上述的问题，本发明的课题之一在于，提供能够使传递效率提高的半导体装置。
用于解决课题的技术方案
根据本发明提供的半导体装置，其包括：包含多个引线的导通支承体；被上述导通支承体支承的第一半导体元件；被上述导通支承体支承的第二半导体元件；被上述导通支承体支承、并且与上述第一半导体元件和上述第二半导体元件电连接、并且将上述第一半导体元件和上述第二半导体元件相互绝缘的第三半导体元件；和覆盖上述第一半导体元件、上述第二半导体元件和上述第三半导体元件、以及上述导通支承体的一部分的密封树脂。上述导通支承体包括：在上述引线的厚度方向上看与上述第一半导体元件重叠的第一部；在上述厚度方向看与上述第二半导体元件重叠的第二部；和在上述厚度方向看与上述第三半导体元件重叠的第三部。上述第三部的材料为相对磁导率小于100的非磁性材料。
发明效果
依据上述结构，能够使半导体装置中的传递效率提高。
本发明的其它的特征和优点，通过基于附图在以下进行的详细的说明能够更加明确。
附图说明
图1是表示本发明的第一实施方式的半导体装置的平面图。
图2是表示本发明的第一实施方式的半导体装置的平面图。
图3是表示本发明的第一实施方式的半导体装置的正面图。
图4是表示本发明的第一实施方式的半导体装置的左侧面图。
图5是表示本发明的第一实施方式的半导体装置的右侧面图。
图6是表示本发明的第一实施方式的半导体装置的主要部分平面图。
图7是沿着图2的VII-VII线的截面图。
图8是沿着图2的VIII-VIII线的截面图。
图9是表示本发明的第一实施方式的半导体装置的第一变形例的主要部分平面图。
图10是沿着图9的X-X线的截面图。
图11是表示本发明的第一实施方式的半导体装置的第二变形例的主要部分平面图。
图12是沿着图11的XII-XII线的截面图。
图13是表示本发明的第二实施方式的半导体装置的平面图。
图14是表示本发明的第二实施方式的半导体装置的主要部分平面图。
图15是沿着图13的XV-XV线的截面图。
图16是表示本发明的第二实施方式的半导体装置的第一变形例的主要部分平面图。
图17是表示本发明的第二实施方式的半导体装置的第二变形例的主要部分平面图。
图18是表示本发明的第三实施方式的半导体装置的平面图。
图19是表示本发明的第三实施方式的半导体装置的主要部分平面图。
图20是沿着图18的XX-XX线的截面图。
图21是表示本发明的第三实施方式的半导体装置的第一变形例的主要部分平面图。
图22是表示本发明的第三实施方式的半导体装置的第二变形例的主要部分平面图。
具体实施方式
关于用于实施本发明的方式，基于附图进行说明。
本发明中的“第一”、“第二”、“第三”等的用语，仅是为了用语的识别而使用的词语，不一定意图对这些对象物赋予顺序。
基于图1～图8，关于本发明的第一实施方式的半导体装置A1进行说明。半导体装置A1包括第一半导体元件11、第二半导体元件12、第三半导体元件13、导通支承体2、多个第二导线52、多个第一导线51、多个第三导线53、多个第四导线54和密封树脂6。半导体装置A1是例如在电动汽车等的逆变器装置的配线基板被表面安装的装置。半导体装置A1的封装形式为SOP(Small Outline Package：小外形封装)。此外，半导体装置A1的封装形式不限于SOP。
图1和图2是表示半导体装置A1的平面图。图3是表示半导体装置A1的正面图。图4是表示半导体装置A1的左侧面图。图5是表示半导体装置A1的右侧面图。图6是表示半导体装置A1的主要部分平面图。图7是沿着图2的VII-VII线的截面图。图8是沿着图2的VIII-VIII线的截面图。在此，图2中为了便于理解，用假想线表示密封树脂6。另外，图9中为了便于理解，用假想线表示密封树脂6，且省略了第一半导体元件11、第二半导体元件12、第三半导体元件13、多个第二导线52、多个第一导线51和多个第三导线53。
半导体装置A1的说明中，将后述的第一引线21的第一裸衬垫210和第二引线22的第二裸衬垫220的厚度方向称为“z方向”。将相对于z方向正交的方向称为“x方向”。将相对于z方向和x方向的双方正交的方向称为“y方向”。
第一半导体元件11、第二半导体元件12和第三半导体元件13是成为半导体装置A1的功能中枢的元件。如图2所示，在半导体装置A1中，第一半导体元件11、第二半导体元件12和第三半导体元件13的各个，均由独立的元件构成。在z方向看，第一半导体元件11、第二半导体元件12和第三半导体元件13的各个是以y方向为长边的矩形形状。
第一半导体元件11具有：将从ECU等输入的控制信号转变为PWM控制信号的电路；用于将PWM控制信号向第二半导体元件12传递的发送电路；和接收来自第二半导体元件12的电信号的接收电路。
第二半导体元件12具有：接收PWM控制信号的接收电路；基于PWM控制信号进行开关元件(例如IGBT或MOSFET等)的开关动作的电路(栅极驱动器)；和用于将电信号向第一半导体元件11传递的发送电路。该电信号能够举例例如来自配置在电动机近旁的温度传感器的输出信号。
第三半导体元件13是与第一半导体元件11和第二半导体元件12电连接，并且将第一半导体元件11与第二半导体元件12相互绝缘的元件。第三半导体元件13在半导体装置A1的工作时，在第一半导体元件11与第二半导体元件12之间对PWM控制信号和其它电信号等的信号进行中继。在半导体装置A1中，第三半导体元件13为电感型。作为电感型的第三半导体元件13的一例，能够举例隔离变压器。隔离变压器通过使集成化的2个电感器(线圈)电感耦合，进行基于绝缘状态的电信号的传送。第三半导体元件13具有例如由Si构成的基板。在上述基板上形成有由Cu构成的电感器。该电感器包括发送侧电感器和接收侧电感器，这些电感器在z方向上层叠。在发送侧电感器与接收侧电感器之间，插装有由SiO2等构成的电介质层。通过电介质层，发送侧电感器与接收侧电感器被电绝缘。
在半导体装置A1中，第二半导体元件12需要比第一半导体元件11要求的电源电压高的电源电压。因此，在第一半导体元件11与第二半导体元件12之间产生显著的电位差。因此，在半导体装置A1中，构成要素中包含第一半导体元件11的第一电路、与构成要素中包含第二半导体元件12的第二电路，通过第三半导体元件13相互绝缘。在半导体装置A1中，第一电路是相对低电压，并且第二电路是相对高电压。第三半导体元件13对第一电路与第二电路的信号的发送接收进行中继。例如，在电动汽车或混合动力汽车的逆变器装置中，存在相对于对第一半导体元件11施加的电压为5V程度，对第二半导体元件12施加的电压瞬态地成为600V以上的情况。
如图2和图10所示，第三半导体元件13在x方向上位于第一半导体元件11与第二半导体元件12之间。第一半导体元件11和第三半导体元件13搭载在后述的第一引线21的第一裸衬垫210。第二半导体元件12搭载在后述的第二引线22的第二裸衬垫220。在该情况下，优选发送侧电感器在z方向上位于第一裸衬垫210与接收侧电感器之间的结构。
如图2和图7所示，在第一半导体元件11的上面(朝向与后述的第一裸衬垫210的第一主面211相同方向的面)，设置有多个电极111。多个电极111与在第一半导体元件11构成的电路导通。同样地，在第二半导体元件12的上面(朝向与该第一主面211相同方向的面)，设置有多个电极121。多个电极121与在第二半导体元件12构成的电路导通。在第三半导体元件13的上面(朝向与该第一主面211相同方向的面)，设置有多个第一电极131和多个第二电极132。多个第一电极131和多个第二电极132的各个与发送侧电感器和接收侧电感器的任一者导通。如图2所示，在第三半导体元件13中，多个第一电极131沿着y方向排列。同样地，多个第二电极132也沿着y方向排列。在本实施方式中，电极111、电极121、第一电极131和第二电极132由相对磁导率小于100的非磁性材料构成，例如由Al、AlCu、AlSiCu、AlSi等构成。
导通支承体2发挥支承第一半导体元件11、第二半导体元件12和第三半导体元件13的功能，以及构成向第一半导体元件11和第二半导体元件12的导通路径的功能。本实施方式的导通支承体2包括第一引线21、第二引线22、多个端子引线3和多个端子引线4。
如图2和图3所示，第一引线21具有第一裸衬垫210和一对端子部215。第一裸衬垫210的形状和大小没有特别的限定，在本实施方式中，在z方向看为矩形形状(或者大致矩形形状)。如图7和图8所示，第一裸衬垫210具有第一主面211和第一背面212。第一主面211和第一背面212在z方向上位于相互离开的位置。第一主面211和第一背面212在z方向上相互朝向相反侧。第一主面211和第一背面212的各自是平坦(或者大致平坦)的。在本实施方式中，在第一裸衬垫210的第一主面211搭载有第一半导体元件11和第三半导体元件13。第一半导体元件11通过第一接合层91与第一主面211导通接合。第一接合层91由相对磁导率小于100的非磁性材料构成，例如是Ag膏或者焊料等。第三半导体元件13通过第三接合层93与第一主面211导通接合。第三接合层93由相对磁导率小于100的非磁性材料构成，例如是Ag膏或者焊料等。或者，第三接合层93也可以是作为非磁性材料的绝缘性材料。
如图1～图4所示，一对端子部215与第一裸衬垫210的y方向上的两端相连。由此，第一裸衬垫210被一对端子部215支承。一对端子部215的各自具有露出部216和被覆盖部217。
如图2和图6所示，在z方向上看，露出部216是从密封树脂6露出的部分，在图示的例子中，是沿着x方向延伸的带状。露出部216被实施了弯曲加工。被覆盖部217存在于第一裸衬垫210与露出部216之间，被密封树脂6覆盖。被覆盖部217是平坦(或者大致平坦)的。
如图2和图6所示，第一引线21相对于第二引线22配置在x方向的一方侧，第二引线22相对于第一引线21配置在x方向的另一方侧。第二引线22具有第二裸衬垫220和一对端子部225。第二裸衬垫220的形状和大小没有特别的限定，在本实施方式中，在z方向看是矩形形状(或者大致矩形形状)。如图7和图8所示，第二裸衬垫220具有第二主面221和第二背面222。第二主面221和第二背面222在z方向上相互位于离开的位置。第二主面221和第二背面222在z方向上相互朝向相反侧。第二主面221和第二背面222的各自所平坦(或者大致平坦)的。在本实施方式中，在第二裸衬垫220的第二主面221搭载有第二半导体元件12。第一引线21通过第二接合层92与第二主面221导通接合。第二接合层92由相对磁导率小于100的非磁性材料构成，例如是Ag膏或者焊料等。在第一引线21导通接合有第一半导体元件11，在第二引线22导通接合有第二半导体元件12，由此在半导体装置A1的动作时，第一引线21与第二引线22相互的电位不同。
在第一裸衬垫210与第二裸衬垫220之间，设置有衬垫间隙29。在z方向看，衬垫间隙29沿着y方向延伸。另外，在x方向看，第一裸衬垫210与第二裸衬垫220相互重叠。第一裸衬垫210和第二引线22的厚度没有特别限定，例如为100μm以上且300μm以下。
如图1～图4所示，一对端子部225与第二裸衬垫220的y方向上的两端相连。由此，第二裸衬垫220被一对端子部225支承。一对端子部225的各自具有露出部226和被覆盖部227。
如图2和图6所示，在z方向看，露出部226是从密封树脂6露出的部分，在图示的例子中，是沿着x方向延伸的带状。露出部226被实施了弯曲加工。被覆盖部227存在于第二裸衬垫220与露出部226之间，被密封树脂6覆盖。被覆盖部227是平坦(或者大致平坦)的。
如图6和图7所示，将导通支承体2之中在z方向看与第一半导体元件11重叠的部分定义为第一部201。另外，将导通支承体2之中在z方向看与第二半导体元件12重叠的部分定义为第二部202。另外，将导通支承体2之中在z方向看与第三半导体元件13重叠的部分定义为第三部203。本实施方式中，第一部201和第三部203各由第一引线21的第一裸衬垫210的一部分构成。另外，第二部202由第二引线22的第二裸衬垫220的一部分构成。
多个端子引线3如图1和图2所示，包括相对于第一引线21的第一裸衬垫210位于x方向的一方侧部分。多个端子引线3沿着y方向排列。多个端子引线3的至少任一者与上述的第一电路导通。如图1和图4所示，多个端子引线3的各个从后述的密封树脂6的一对第一侧面63之中的、位于x方向的一方侧的该第一侧面63露出。多个端子引线3包括多个端子引线31和一对端子引线32。
如图2和图4所示，多个端子引线31在y方向上被第一引线21的一对端子部215的露出部216夹着而配置。多个端子引线31之中与第一半导体元件11导通的部分作为“第一端子引线”的一例。多个端子引线31的各自具有露出部311和被覆盖部312。
如图2和图6所示，在z方向看，露出部311是沿着x方向延伸的带状。露出部311在z方向看是从密封树脂6沿着x方向突出的部分。如图3所示，露出部311被实施了弯曲加工。
如图2所示，被覆盖部312与露出部311相连，并且被密封树脂6覆盖。在图示的例子中，被覆盖部312包括与露出部311相连的部分、和比该部分的y方向的尺寸大的矩形形状部分。被覆盖部312是平坦(或者大致平坦)的。
如图2、图4和图6所示，一对端子引线32配置在多个端子引线31的y方向的两侧。一对端子引线32的各个具有露出部321和被覆盖部322。
如图2和图6所示，在z方向看，露出部321是沿着x方向延伸的带状。露出部321在z方向看是从密封树脂6沿着x方向突出的部分。如图3所示，露出部321被实施了弯曲加工。
如图2所示，被覆盖部322与露出部321相连，并且被密封树脂6覆盖。在图示的例子中，被覆盖部322包括与露出部321相连的部分、和比该部分的y方向的尺寸大的矩形形状部分。被覆盖部322的平坦(或者大致平坦)的。
多个端子引线4如图1、图2和图6所示，包括相对于第二引线22的第二裸衬垫220位于x方向的另一方侧的部分。多个端子引线4沿着y方向排列。多个端子引线4的至少任一者与上述的第二电路导通。如图1、图5和图6所示，多个端子引线4的各个从后述的密封树脂6的一对第一侧面63之中的、位于x方向另一方侧的该第一侧面63露出。多个端子引线4包括多个端子引线41和一对端子引线42。
如图2、图5和图6所示，多个端子引线41在y方向上被第二引线22的一对端子部225夹着而配置。多个端子引线41之中与第二半导体元件12导通的部分为“第二端子引线”的一例。多个端子引线41的各自具有露出部411和被覆盖部412。
如图2和图6所示，在z方向看，露出部411是沿着x方向延伸的带状。露出部411在z方向看是从密封树脂6沿着x方向突出的部分。如图3所示，露出部411被实施了弯曲加工。
如图2和图6所示，被覆盖部412与露出部411相连，并且被密封树脂6覆盖。被覆盖部412包括与露出部411相连的部分、和比该部分的y方向的尺寸大的矩形形状部分。被覆盖部412是平坦(或者大致平坦)的。
如图2、图5和图6所示，一对端子引线42配置在多个端子引线41和一对端子部225的y方向的两侧。一对端子引线42的各自具有露出部421和被覆盖部422。
如图2所示，在z方向看，露出部421是沿着x方向延伸的带状。露出部421在z方向看是从密封树脂6沿着x方向突出的部分。如图3所示，露出部421被实施了弯曲加工。
如图2所示，被覆盖部422与露出部421相连，并且被密封树脂6覆盖。被覆盖部422包括与露出部411相连的在x方向上延伸的部分、和从该部分向y方向的内方延伸的部分。被覆盖部422是平坦(或者大致平坦)的。
多个第二导线52、多个第一导线51、多个第三导线53和多个第四导线54，与第一引线21、第二引线22、多个端子引线3和多个端子引线4一起，构成用于第一半导体元件11、第二半导体元件12和第三半导体元件13发挥规定的功能的导通路径。多个第二导线52、多个第一导线51、多个第三导线53和多个第四导线54的各自的材料，由相对磁导率小于100的非磁性材料形成，例如是含有Au、Cu和Al的任意者的金属。
多个第一导线51如图2和图7所示，接合于第三半导体元件13和第一半导体元件11。通过多个第一导线51将第三半导体元件13与第一半导体元件11相互导通。在半导体装置A1中，多个第一导线51的各个，与第三半导体元件13的多个第一电极131的任意者、和第一半导体元件11的多个电极111的任意者接合。多个第一导线51沿着y方向排列。在z方向看，多个第一导线51与第一裸衬垫210重叠。
多个第二导线52如图2和图7所示，接合于第三半导体元件13和第二半导体元件12。通过多个第二导线52将第三半导体元件13与第二半导体元件12相互导通。在半导体装置A1中，多个第二导线52的各个，接合于第三半导体元件13的多个第二电极132的任意者、和第二半导体元件12的多个电极121的任意者。多个第二导线52沿着y方向排列。多个第二导线52的各个跨衬垫间隙29。
多个第三导线53的各个如图2和图7所示，接合于第一半导体元件11的多个电极111的任意者、多个端子引线3的任意者(多个端子引线31的被覆盖部312和一对端子引线32的被覆盖部322)、和一对端子部215的被覆盖部217的任意者。通过多个第三导线53，第一半导体元件11与多个端子引线31和多个端子引线32的至少任一者导通。在图示的例子中，6个端子引线31之中的5个端子引线31，经由第三导线53连接于第一半导体元件11的电极111，是“第一端子引线”的一例。另外，2个端子引线32之中的图中下方的端子引线32，经由第三导线53连接于第一半导体元件11的电极111。此外，全部的多个端子引线31通过多个第三导线53与第一半导体元件11导通，由此也可以是相当于第一端子引线的结构。
多个第四导线54的各个如图2和图7所示，接合于第二半导体元件12的多个电极121的任一者、多个端子引线4的任一者(多个端子引线41的被覆盖部412和一对端子引线42的被覆盖部422)、和一对端子部225的被覆盖部227的任一者。通过多个第四导线54，第二半导体元件12与多个端子引线41和多个端子引线42的至少任一者导通。在图示的例子中，6个端子引线41之中的5个端子引线41经由第四导线54连接于第二半导体元件12的电极121，是“第二端子引线”的一例。另外，2个端子引线42的双方经由第四导线54连接于第二半导体元件12的电极121。此外，全部的多个端子引线41通过多个第四导线54与第二半导体元件12导通，由此也可以相当于第二端子引线的结构。
密封树脂6如图1所示，覆盖第一半导体元件11、第二半导体元件12、第三半导体元件13和导通支承体2的各自的一部分。如图7所示，密封树脂6进一步覆盖多个第一导线51、多个第二导线52、多个第三导线53和多个第四导线54。密封树脂6由相对磁导率小于100的非磁性材料构成，例如由含有黑色的环氧树脂的材料构成。在z方向看，密封树脂6为矩形形状。
如图3～图5所示，密封树脂6具有顶面61、底面62、一对第一侧面63和一对第二侧面64。
如图3～图5所示，顶面61和底面62在z方向上位于相互离开的位置。顶面61和底面62在z方向上相互朝向相反侧。顶面61和底面62的各自是平坦(或者大致平坦)的。
如图3～图5所示，一对第一侧面63与顶面61和底面62相连，并且在x方向上位于相互离开的位置。多个端子引线3和一对端子部215的各自从一对第一侧面63之中位于x方向的一方侧的该第一侧面63露出。多个端子引线4和一对端子部225的各自从一对第一侧面63之中位于x方向的另一方侧的该第一侧面63露出。
如图3～图5所示，一对第一侧面63的各自包括第一上部631、第一下部632和第一中间部633。第一上部631其z方向的一端与顶面61相连，并且z方向的另一端与第一中间部633相连。第一上部631相对于顶面61倾斜。第一下部632其z方向的一端与底面62相连，并且z方向的另一端与第一中间部633相连。第一下部632相对于底面62倾斜。第一中间部633其z方向的一端与第一上部631相连，并且z方向的另一端与第一下部632相连。第一中间部633沿着z方向和y方向的双方。在z方向看，第一中间部633位于比顶面61和底面62靠外方。多个端子引线3和一对端子部215的各自的一部分、或者多个端子引线4和一对端子部225的各自的一部分从第一中间部633露出。
如图3～图5所示，一对第二侧面64与顶面61和底面62相连，并且在y方向上位于相互离开的位置。如图1和图2所示，第一引线21、第二引线22、多个端子引线3和多个端子引线4位于与一对第二侧面64离开的位置。
如图3～图5所示，一对第二侧面64的各自包括第二上部641、第二下部642和第二中间部643。第二上部641其z方向的一端与顶面61相连，并且z方向的另一端与第二中间部643相连。第二上部641相对于顶面61倾斜。第二下部642其z方向的一端与底面62相连，并且z方向的另一端与第二中间部643相连。第二下部642相对于底面62倾斜。第二中间部643其z方向的一端与第二上部641相连，并且z方向的另一端与第二下部642相连。第二中间部643沿着z方向和y方向的双方。在z方向看，第二中间部643位于比顶面61和底面62靠外方。
在逆变器装置中的电动机驱动电路中，通常构成包含低侧(低电位侧)开关元件和高侧(高电位侧)开关元件的半桥电路。在以下的说明中，以这些开关元件为MOSFET的情况作为对象。在此，在低侧开关元件中，该开关元件的源极、和驱动该开关元件的栅极驱动器的基准电位均成为接地。另一方面，在高侧开关元件中，该开关元件的源极、和驱动该开关元件的栅极驱动器的基准电位，均相当于在半桥电路的输出节点的电位。由于根据高侧开关元件和低侧开关元件的驱动而在输出节点的电位发生变化，因此驱动高侧开关元件的栅极驱动器的基准电位发生变化。在高侧开关元件为导通的情况下，该基准电位与施加于该开关元件的漏极的电压等效(例如600V以上)。在半导体装置A1中，构成为第一半导体元件11的接地、与第二半导体元件12的接地被分离的结构。因此，作为用于驱动高侧开关元件的栅极驱动器使用半导体装置A1的情况下，对第二半导体元件12的接地，瞬态地施加与施加在高侧开关元件的漏极的电压等效的电压。
如图6～图8所示，在本实施方式中，导通支承体2由基材70、金属层71和金属层72利用所选择的材料构成。基材70是确保导通支承体2的刚性和导电性的部件，由相对磁导率小于100的非磁性材料构成。举例基材70的材质的具体例为，例如Cu和Cu合金等。举例作为非磁性材料的Cu合金的一例，例如是古河电工制EFTEC(注册商标)。基材70例如是对由例示的材料构成的金属板实施切断和弯曲等而成的部件。
金属层71是形成在基材70上的由金属构成的层，例如通过镀覆形成。金属层71由相对磁导率小于100的非磁性材料构成。举例金属层71的材质的具体例，例如是Ag。
金属层72是形成在基材70上的由金属构成的层，例如通过镀覆形成。金属层72由相对磁导率小于100的非磁性材料构成。举例金属层72的材质的具体例，例如是Sn。
如图6～图8所示，在半导体装置A1中，第一引线21的第一裸衬垫210由基材70和金属层71构成。第一裸衬垫210的金属层71形成在第一主面211。端子部215的露出部216由基材70和金属层72构成。露出部216的金属层72形成在露出部216的整面。被覆盖部217由基材70和金属层71构成。被覆盖部217的金属层71形成在被覆盖部217之中与第一主面211相连的部分。
另外，第二引线22的第二裸衬垫220由基材70和金属层71构成。第二裸衬垫220的金属层71形成于第二主面221。端子部225的露出部226由基材70和金属层72构成。露出部226的金属层72形成在露出部226的整面。被覆盖部227由基材70和金属层71构成。被覆盖部227的金属层71形成在被覆盖部227之中与第二主面221相连的部分。
另外，端子引线31的露出部311由基材70和金属层72构成。露出部311的金属层72形成在露出部311的整面。端子引线31的被覆盖部312由基材70和金属层71构成。被覆盖部312的金属层71形成在被覆盖部312之中第一裸衬垫210侧的部分的上面。
另外，端子引线32的露出部321由基材70和金属层72构成。露出部321的金属层72形成在露出部321的整面。端子引线32的被覆盖部322由基材70和金属层71构成。被覆盖部322的金属层71形成在被覆盖部322之中第一裸衬垫210侧的部分的上面。
另外，端子引线41的露出部411由基材70和金属层72构成。露出部411的金属层72形成在露出部411的整面。端子引线41的被覆盖部412由基材70和金属层71构成。被覆盖部412的金属层71形成在被覆盖部412之中第二裸衬垫220侧的部分的上面。
另外，端子引线42的露出部421由基材70和金属层72构成。露出部421的金属层72形成在露出部421的整面。端子引线42的被覆盖部422由基材70和金属层71构成。被覆盖部422的金属层71形成在被覆盖部422之中第二裸衬垫220侧的端部的上面。
导通支承体2的各部由上述的基材70、金属层71和金属层72构成，由此在半导体装置A1中，导通支承体2的整体由非磁性材料构成。即，第一引线21的整体和第二引线22的整体由非磁性材料构成，包含第一端子引线的全部的多个端子引线31、包含第二端子引线的全部的多个端子引线41、和端子引线32以及端子引线42由非磁性材料构成。另外，这样的结构时第一部201、第二部202和第三部203由非磁性材料构成的结构的一例。
接着，关于半导体装置A1的作用效果进行说明。
第三半导体元件13在工作时发送侧电感器与接收侧电感器电感耦合。在该电感耦合中产生的磁场如果不适当地紊乱，有可能发送侧电感器与接收侧电感器的信号发送接收的效率等降低。本实施方式中，第三部203由非磁性体材料构成。第三部203是在z方向看与第三半导体元件13重叠的部位。因此，能够抑制第三半导体元件13的磁场紊乱，能够使传递效率提高。
如图6和图7所示，在本实施方式中，第一裸衬垫210(第一引线21)的整体由非磁性体材料构成。由此，能够进一步提高传递效率。并且，导通支承体2由密封树脂6覆盖的部分由非磁性体材料构成。这对于传递效率的提高是优选的。本实施方式的导通支承体2其全部由非磁性体材料构成。这样的结构，对于传递效率的提高是适合的。
第一接合层91、第二接合层92和第三接合层93由非磁性体材料构成。由此，通过第一接合层91、第二接合层92和第三接合层93能够抑制第三半导体元件13的磁场的紊乱，能够提高传递效率。
第一半导体元件11的电极111、第二半导体元件12的电极121和第三半导体元件13的第一电极131、第二电极132由非磁性体材料构成。由此，能够进一步抑制第三半导体元件13的磁场紊乱。
第一导线51、第二导线52、第三导线53和第四导线54分别由非磁性体材料构成。另外，密封树脂6由非磁性体材料构成。这样的结构对于传递效率的提高有贡献。
图9～图22表示了本发明的另一实施方式或者变形例。此外，在这些图中，对于与上述实施方式相同或者类似的要素，标注与上述实施方式相同的附图标记。
图9和图10表示了半导体装置A1的第一变形例。本变形例的半导体装置A11中，导通支承体2的结构与上述的半导体装置A1不同。
在本例中，在半导体装置A1的导通支承体2中设置有金属层72的部位，代替金属层72而设置有金属层73。金属层73例如由Ni/Pd/Au依次地层叠而成的多个镀覆层构成。金属层73包含作为磁性材料的Ni(相对磁导率：大约600)。因此，导通支承体2之中设置有金属层73的部位(露出部311、321、411、421、216、226)不是由非磁性材料构成的部位。此外，在本发明中，所谓某部位由非磁性材料构成是指，构成材料的各部为非磁性材料。例如，某部位虽然包含作为非磁性材料的基材70，但是在包含具有磁性材料的金属层73的情况下，该部位不是由非磁性材料构成的部位。
在本例中，导通支承体2之中由密封树脂6覆盖的部位由被磁性材料构成。
根据本变形例，能够使传递效率提高。另外，导通支承体2之中由密封树脂6覆盖的部分由非磁性材料构成。这些部位相比导通支承体2之中从密封树脂6露出的部位更靠近第三半导体元件13。因此，能够期待传递效率的提高。在导通支承体2之中从密封树脂6露出的部分，允许Ni/Pd/Au等的磁性材料的应用，具有抑制了对第三半导体元件13的磁场的影响，并且易于采用焊料等的适合于导电性接合材的金属层73、或者易于采用能够抑制导通支承体2的劣化等的金属层73的优点。
图11和图12表示半导体装置A1的第二变形例。本变形例的半导体装置A12中，导通支承体2的结构与上述的半导体装置A1不同。
在本变形例中，导通支承体2由基材70和金属层73构成。第二引线22、多个端子引线3和多个端子引线4之中，在半导体装置A11中设置有金属层73的部位、和设置有金属层71的部位，设置有金属层73。另外，第一引线21中，第一裸衬垫210由基材70构成，没有设置金属层73。另外，在一对端子部215的被覆盖部217之中与第一主面211相连的部位，设置有金属层73。
在本变形例中，第一部201和第三部203仅由基材70构成，作为由非磁性材料构成的部位构成。另一方面，第二部202是包含磁性材料的部位，不是由非磁性材料构成的结构。
根据本变形例，能够使传递效率提高。另外，以导通支承体2的使用了导电性接合材料的接合强度的提高、导通支承体2的劣化抑制等为目的，使用由非磁性材料构成的金属层73，并且维持第三部203由磁性材料构成的结构，由此能够起到传递效率提高的效果。
图13～图15表示本发明的第二实施方式的半导体装置。本实施方式的半导体装置A2中，在导通支承体2的第三半导体元件13的搭载部位与上述的实施方式不同。
在本实施方式中，第三半导体元件13搭载在第二引线22的第二裸衬垫220。即，在第一引线21的第一裸衬垫210搭载有第一半导体元件11，在第二引线22的第二裸衬垫220搭载有第二半导体元件12和第三半导体元件13。因此，第一部201由第一引线21的一部分构成，第二部202和第三部203由第二引线22的一部分构成。在该情况下，优选接收侧电感器在z方向上位于第二裸衬垫220与发送侧电感器之间的结构。在本实施方式中，第三半导体元件13在x方向上位于第一半导体元件11与第二半导体元件12之间。
如图14和图15所示，半导体装置A2的导通支承体2与半导体装置A1的导通支承体2同样地，由基材70、金属层71和金属层72构成。基材70、金属层71和金属层72的材质，和设置有金属层71和金属层72的部位，与半导体装置A1是相同的。
依据本实施方式，能够使传递效率提高。另外，根据本实施方式理解，不限定于第三半导体元件13搭载在第一引线21的结构，也可以搭载在第二引线22。
图16表示半导体装置A2的第一变形例。本变形例的半导体装置A21中，导通支承体2的结构与上述的半导体装置A2不同。
在本例中，在半导体装置A2的导通支承体2中设置有金属层72的部位，代替金属层72而设置有金属层73。金属层73例如是与上述的半导体装置A11的金属层73同样的结构，含有磁性材料。因此，导通支承体2之中设置有金属层73的部位(露出部311、321、411、421、216、226)不是由非磁性材料构成的部位。
在本例中，导通支承体2之中被密封树脂6覆盖的部位由非磁性材料构成。
依据本变形例，也能够提高传递效率。另外，导通支承体2之中被密封树脂6覆盖的部分由非磁性材料构成。这些部位与导通支承体2之中从密封树脂6露出的部位相比，更靠近第三半导体元件13。因此，能够期待传递效率的提高。在导通支承体2之中从密封树脂6露出的部分，允许Ni/Pd/Au等的磁性材料的使用，具有能够抑制对第三半导体元件13的磁场的影响，并且易于采用焊料等的适合导电性接合材料的金属层73，或者易于采用能够抑制导通支承体2的劣化等的金属层73的优点。
图17表示半导体装置A2的第二变形例。本变形例的半导体装置A22中，导通支承体2的结构与上述的半导体装置A2不同。
在本变形例中，导通支承体2由基材70和金属层73构成。第一引线21、多个端子引线3和多个端子引线4之中，在半导体装置A21中设置有金属层73的部位和设置有金属层71的部位，设置有金属层73。另外，第二引线22中，第二裸衬垫220由基材70构成，没有设置金属层73。另外，在一对端子部225的被覆盖部227之中与第二主面221相连的部位，设置有金属层73。
在本变形例中，第二部202和第三部203仅由基材70构成，作为由非磁性材料构成的部位构成。另一方面，第一部201是包含磁性材料的部位，不是由非磁性材料构成的结构。
依据本变形例，能够使传递效率提高。另外，以导通支承体2的使用导电性接合材料的接合强度的提高、和导通支承体2的劣化抑制等为目的，使用由非磁性材料构成的金属层73，并且维持第三部203由磁性材料构成的结构，由此能够起到传递效率提高的效果。
图18～图20表示本发明的第三实施方式的半导体装置。本实施方式的半导体装置A3中，导通支承体2具有第一引线21、第二引线22、第三引线23、多个端子引线3和多个端子引线4。
第三引线23在x方向上位于第一引线21与第二引线22之间，与第一引线21和第二引线22离开。第三引线23具有第三裸衬垫230和一对延出部235。
第三裸衬垫230位于第一裸衬垫210与第二裸衬垫220之间。第三裸衬垫230的形状没有特别的限定，在图示的例子中，是在y方向上细长地延伸的矩形形状。第三裸衬垫230具有第三主面231和第三背面232。第三主面231和第三背面232是在z方向上相互朝向相反侧的面。
一对延出部235是从第三裸衬垫230向y方向的两侧延伸的部分。延出部235的x方向的尺寸比第三裸衬垫230的x方向的尺寸小。另外，延出部235除了朝向y方向的端面以外，被密封树脂6覆盖。
在本实施方式中，第一半导体元件11搭载在第一裸衬垫210，第二半导体元件12搭载在第二裸衬垫220，第三半导体元件13搭载在第三裸衬垫230的第三主面231。因此，第一部201由第一引线21的一部分构成，第二部202由第二引线22的一部分构成，第三部203由第三引线23的一部分构成。
本实施方式的导通支承体2与半导体装置A1和半导体装置A2的导通支承体2同样地，由基材70、金属层71和金属层72构成。构成第一引线21、第二引线22、多个端子引线3和多个端子引线4的基材70、金属层71和金属层72的形态，与半导体装置A1和半导体装置A2是相同的。第三引线23由基材70和金属层71构成。第三引线23除了一对延出部235的朝向y方向的端面以外，设置有金属层71。
依据本实施方式，能够使传递效率提高。另外，根据本实施方式理解，第三半导体元件13不限于搭载在第一引线21或者第二引线22的结构，也可以搭载在与第一引线21和第二引线22分体的第三引线23。
图21表示半导体装置A3的第一变形例。本变形例的半导体装置A31中，导通支承体2的结构与上述半导体装置A3不同。
在本例中，在半导体装置A3的导通支承体2中设置有金属层72的部位，代替金属层72而设置有金属层73。金属层73例如是与上述的半导体装置A11的金属层73同样的结构，包含磁性材料。因此，导通支承体2之中设置有金属层73的部位(露出部311、321、411、421、216、226)，不是由非磁性材料构成的部位。
在本例中，导通支承体2之中被密封树脂6覆盖的部位也由非磁性材料构成。
依据本变形例，也能够提高传递效率。另外，导通支承体2之中由密封树脂6覆盖的部分由非磁性材料构成。这些部位与导通支承体2之中从密封树脂6露出的部位相比，更靠近第三半导体元件13。因此，能够期待传递效率的提高。在导通支承体2之中从密封树脂6露出的部分，允许Ni/Pd/Au等的磁性材料的使用，具有抑制对第三半导体元件13的磁场的影响，并且易于采用焊料等的适合于导电性接合材的金属层73、或者易于采用能够抑制导通支承体2的劣化等的金属层73的优点。
图22表示半导体装置A3的第二变形例。本变形例的半导体装置A32中，导通支承体2的结构与上述的半导体装置A2不同。
在本变形例中，导通支承体2由基材70和金属层73构成。在半导体装置A12的第一引线21、第二引线22、多个端子引线3和多个端子引线4之中，设置有金属层73的部位和设置有金属层71的部位，设置有金属层73。另外，第三引线23仅由基材70构成。
在本变形例中，第三部203仅由基材70构成，作为由非磁性材料构成的部位构成。另一方面，含有第一部201的第一裸衬垫210和含有第二部202的第二裸衬垫220是含有磁性材料的部位，不是由非磁性材料构成的结构。
依据本变形例，也能够提高传递效率。另外，以导通支承体2的使用导电性接合材料的接合强度的提高、和导通支承体2的劣化抑制等为目的，使用由非磁性材料构成的金属层73，并且维持第三部203由磁性材料构成的结构，由此能够起到传递效率提高的效果。
本发明不限于上述的实施方式。本发明的各部的具体的结构，能够自由进行各种设计变更。本发明包括以下的附记所记载的实施方式。
附记1.
一种半导体装置，其特征在于，包括：
包含多个引线的导通支承体；
被上述导通支承体支承的第一半导体元件；
被上述导通支承体支承的第二半导体元件；
被上述导通支承体支承、并且与上述第一半导体元件和上述第二半导体元件电连接、并且将上述第一半导体元件和上述第二半导体元件相互绝缘的第三半导体元件；和
覆盖上述第一半导体元件、上述第二半导体元件和上述第三半导体元件、以及上述导通支承体的一部分的密封树脂，
上述导通支承体包括：
在上述引线的厚度方向上看与上述第一半导体元件重叠的第一部；
在上述厚度方向看与上述第二半导体元件重叠的第二部；和
在上述厚度方向看与上述第三半导体元件重叠的第三部，
上述第三部的材料为相对磁导率小于100的非磁性材料。
附记2.
附记1中记载的半导体装置，
上述第一部的材料为上述非磁性材料。
附记3.
附记1或2中记载的半导体装置
上述第二部的材料为上述非磁性材料。
附记4.
附记1至3中任一项记载的半导体装置，
上述导通支承体具有包含上述第一部的第一引线，
上述第一引线的材料为上述非磁性材料。
附记5.
附记4中记载的半导体装置，
上述导通支承体具有包含上述第二部并且与上述第一引线离开的第二引线，
上述第二引线的材料为上述非磁性材料。
附记6.
附记5中记载的半导体装置，
上述第一引线包含上述第三部。
附记7.
附记5中记载的半导体装置，
上述第二引线包含上述第三部。
附记8.
附记5至7中任一项记载的半导体装置，
上述导通支承体包括与上述第一半导体元件导通、并且与上述第一引线和上述第二引线离开的第一端子引线，
上述第一端子引线具有被上述密封树脂覆盖的第一被覆盖部、和从上述密封树脂露出的第一露出部，
上述第一被覆盖部的材料为上述非磁性材料。
附记9.
附记8中记载的半导体装置，
上述第一端子引线的材料为上述非磁性材料。
附记10.
附记5至9中任一项记载的半导体装置，
上述导通支承体包括与上述第二半导体元件导通、并且与上述第一引线和上述第二引线离开的第二端子引线，
上述第二端子引线具有被上述密封树脂覆盖的第二被覆盖部、和从上述密封树脂露出的第二露出部，
上述第二被覆盖部的材料为上述非磁性材料。
附记11.
附记10中记载的半导体装置，
上述第二端子引线的材料为上述非磁性材料。
附记12.
附记1至11中任一项记载的半导体装置，进一步具有：
接合上述第一半导体元件与上述第一部的第一接合层；
接合上述第二半导体元件与上述第二部的第二接合层；和
接合上述第三半导体元件与上述第三部的第三接合层，
上述第三接合层的材料为上述非磁性材料。
附记13.
附记12中记载的半导体装置，
上述第一接合层和上述第二接合层的材料为上述非磁性材料。
附记14.
附记1至13中任一项记载的半导体装置，
上述第三部包含相对磁导率小于100的、由Cu或Cu合金构成的基材。
附记15.
附记14中记载的半导体装置，
上述第三部包含配置在上述基材上的镀Ag层。
附记16.
附记8中记载的半导体装置，
上述第一端子引线包含相对磁导率小于100的、由Cu或Cu合金构成的基材，
上述第一被覆盖部包含配置在上述基材上的镀Ag层，
上述第一露出部包含配置在上述基材上的镀Sn层。
附记17.
附记10中记载的半导体装置，
上述第二端子引线包含相对磁导率小于100的、由Cu或Cu合金构成的基材，
上述第二被覆盖部包含配置在上述基材上的镀Ag层，
上述第二露出部包含配置在上述基材上的镀Sn层。
附图标记的说明
A1、A11、A12、A2、A21、A22、A3、A31、A32：半导体装置
2：导通支承体3：端子引线
4：端子引线6：密封树脂
11：第一半导体元件12：第二半导体元件
13：第三半导体元件21：第一引线
22：第二引线23：第三引线
29：衬垫间隙31：端子引线(第一端子引线)
32：端子引线41：端子引线(第二端子引线)
42：端子引线51：第一导线
52：第二导线53：第三导线
54：第四导线61：顶面
62：底面63：第一侧面
64：第二侧面70：基材
71、72、73：金属层91：第一接合层
92：第二接合层93：第三接合层
111、121：电极131：第一电极
132：第二电极201：第一部
202：第二部203：第三部
210：第一裸衬垫211：第一主面
212：第一背面215：端子部
216、226、321、411、421：露出部
217、227、312、322、412、422：被覆盖部
220：第二裸衬垫221：第二主面
222：第二背面225：端子部
230：第三裸衬垫231：第三主面
232：第三背面235：延出部
631：第一上部632：第一下部
633：第一中间部641：第二上部
642：第二下部643：第二中间部。

Claims (17)

1.一种半导体装置，其特征在于，包括：
包含多个引线的导通支承体；
被所述导通支承体支承的第一半导体元件；
被所述导通支承体支承的第二半导体元件；
被所述导通支承体支承、并且与所述第一半导体元件和所述第二半导体元件电连接、且将所述第一半导体元件和所述第二半导体元件相互绝缘的第三半导体元件；和
覆盖所述第一半导体元件、所述第二半导体元件和所述第三半导体元件以及所述导通支承体的一部分的密封树脂，
所述导通支承体包括：
在所述引线的厚度方向上看与所述第一半导体元件重叠的第一部；
在所述厚度方向看与所述第二半导体元件重叠的第二部；和
在所述厚度方向看与所述第三半导体元件重叠的第三部，
所述第三部的材料为相对磁导率小于100的非磁性材料。
2.如权利要求1所述的半导体装置，其特征在于：
所述第一部的材料为所述非磁性材料。
3.如权利要求1或2所述的半导体装置，其特征在于：
所述第二部的材料为所述非磁性材料。
4.如权利要求1～3中任一项所述的半导体装置，其特征在于：
所述导通支承体具有包含所述第一部的第一引线，
所述第一引线的材料为所述非磁性材料。
5.如权利要求4所述的半导体装置，其特征在于：
所述导通支承体具有包含所述第二部并且与所述第一引线离开的第二引线，
所述第二引线的材料为所述非磁性材料。
6.如权利要求5所述的半导体装置，其特征在于：
所述第一引线包含所述第三部。
7.如权利要求5所述的半导体装置，其特征在于：
所述第二引线包含所述第三部。
8.如权利要求5～7中任一项所述的半导体装置，其特征在于：
所述导通支承体包括与所述第一半导体元件导通、并且与所述第一引线和所述第二引线离开的第一端子引线，
所述第一端子引线具有被所述密封树脂覆盖的第一被覆盖部、和从所述密封树脂露出的第一露出部，
所述第一被覆盖部的材料为所述非磁性材料。
9.如权利要求8所述的半导体装置，其特征在于：
所述第一端子引线的材料为所述非磁性材料。
10.如权利要求5～9中任一项所述的半导体装置，其特征在于：
所述导通支承体包括与所述第二半导体元件导通、并且与所述第一引线和所述第二引线离开的第二端子引线，
所述第二端子引线具有被所述密封树脂覆盖的第二被覆盖部、和从所述密封树脂露出的第二露出部，
所述第二被覆盖部的材料为所述非磁性材料。
11.如权利要求10所述的半导体装置，其特征在于：
所述第二端子引线的材料为所述非磁性材料。
12.如权利要求1～11中任一项所述的半导体装置，其特征在于，进一步具有：
接合所述第一半导体元件与所述第一部的第一接合层；
接合所述第二半导体元件与所述第二部的第二接合层；和
接合所述第三半导体元件与所述第三部的第三接合层，
所述第三接合层的材料为所述非磁性材料。
13.如权利要求12所述的半导体装置，其特征在于：
所述第一接合层和所述第二接合层的材料为所述非磁性材料。
14.如权利要求1～13中任一项所述的半导体装置，其特征在于：
所述第三部包含相对磁导率小于100的、由Cu或Cu合金构成的基材。
15.如权利要求14所述的半导体装置，其特征在于：
所述第三部包含配置在所述基材上的镀Ag层。
16.如权利要求8所述的半导体装置，其特征在于：
所述第一端子引线包含相对磁导率小于100的、由Cu或Cu合金构成的基材，
所述第一被覆盖部包含配置在所述基材上的镀Ag层，
所述第一露出部包含配置在所述基材上的镀Sn层。
17.如权利要求10所述的半导体装置，其特征在于：
所述第二端子引线包含相对磁导率小于100的、由Cu或Cu合金构成的基材，
所述第二被覆盖部包含配置在所述基材上的镀Ag层，
所述第二露出部包含配置在所述基材上的镀Sn层。
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JP6522402B2 (ja) * 2015-04-16 2019-05-29 ローム株式会社 半導体装置
JP2019012087A (ja) * 2018-10-29 2019-01-24 株式会社東芝 センサ

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