CN116913883A - 一种引线框架、半导体封装结构及终端设备 - Google Patents

Abstract

本申请公开一种引线框架、半导体封装结构及终端设备，该引线框架包括基岛、围设于基岛周向的框架本体，框架本体由预设数量的管脚相邻围设组成，框架本体包括传输同类信号的第一管脚和第二管脚，第一管脚和所述第二管脚相邻设置，第一管脚包括朝向基岛设置的第一打线区，第二管脚包括朝向基岛设置的第二打线区，第一打线区与第二打线区相对延伸并连接形成第一目标打线区，第一目标打线区的允许打线数量大于第一打线区的允许打线数量与第二打线区的允许打线数量之和；本申请能实现当相同功能导线数量较多时在框架本体上的合理布设、芯片功能的合理实现，有效提高芯片的可靠性及稳定性，并且有效增大芯片的输入功率。

Description

一种引线框架、半导体封装结构及终端设备

技术领域

本申请涉及集成电路封装技术领域，尤其涉及一种引线框架、半导体封装结构及终端设备。

背景技术

随着芯片封装技术小型化和集成化发展，一颗芯片设置的输入输出信号类型越来越复杂，数量也越来越多。在封装过程中，半导体裸片表面设置有针对不同信号/功能的pad(焊垫)，任一pad通过导线与对应的pin(管脚)连接，通过pin实现芯片与外部设备的信号传输。由于一颗半导体裸片中具有相同功能的pad可能有一个或多个，通常将较为集中、相同功能的n个pad通过n根导线分别连接至相应的一个或多个pin。例如，由于导线数量较多，如五根相同功能的导线需要焊接至两个或者三个pin，而这两个或者三个pin的打线区能焊接的导线之和可能小于所需焊接的导线总数，将导致有的pad与对应靠近的pin无法连接，甚至在可能需要跨越与其他相同功能pin连接。

需要说明的是，在适用领域或适用终端设备类型确定的前提下，芯片包括的pin的位置及数量是既定的，因此需要在pin的位置及数量、pad数量相对确定的前提下进行导线与pin的对应连接。

为避免跨线连接或者增大芯片面积，在一种现有的改进方案中，将半导体裸片表面靠近且具有相同功能的两个甚至更多功能的pad合并成一个pad，并通过一根导线将该合并后的pad连接至同一个pin，这样总的导线数量减小，达到减小打线区面积需求的目的。然而该方案中，合并后pad对应的导线需要承担更大的电流值，当电流值超过该导线的熔断电流时则容易烧断导线甚至烧毁芯片。并且，导线越粗越不利于芯片散热，将严重影响芯片性能。为避免此类现象发生，可采用线径更粗的导线，但又将增加额外的工艺环节及成本，并且导线线径越大，导线的散热性越差。

因此，需要寻找能有效克服上述缺陷的半导体封装结构。

发明内容

本申请的目的在于提供一种引线框架、半导体封装结构及终端设备，能有效实现半导体裸片的众多焊垫与相应管脚的合理连接，从而在保证芯片功能实现的前提下有效提高芯片的可靠性及稳定性。

为实现上述申请目的，本申请第一方面提供一种引线框架，所述引线框架包括基岛、围设于所述基岛周向的框架本体，所述框架本体由预设数量的管脚相邻围设组成，所述框架本体包括传输同类信号的第一管脚和第二管脚，所述第一管脚和所述第二管脚相邻设置；

所述第一管脚包括朝向所述基岛设置的第一打线区，所述第二管脚包括朝向所述基岛设置的第二打线区，所述第一打线区与所述第二打线区相对延伸并连接形成第一目标打线区，所述第一目标打线区的允许打线数量大于所述第一打线区的允许打线数量与所述第二打线区的允许打线数量之和。

在一种较佳的实施方式中，所述基岛顶面为矩形结构，所述第一打线区、所述第二打线区沿所述基岛的长边排布。

在一种较佳的实施方式中，所述第一管脚还包括与所述第一打线区连接的第一管脚本体，所述第二管脚还包括与所述第二打线区连接的第二管脚本体，所述第一管脚本体、所述第二管脚本体均沿与所述基岛的长边垂直的方向延伸。

在一种较佳的实施方式中，所述框架本体还包括传输同类信号的第三管脚和第四管脚，所述第三管脚和所述第四管脚相邻设置；

所述第三管脚包括朝向所述基岛设置的第三打线区以及与所述第三打线区连接的第三管脚本体，所述第四管脚包括朝向所述基岛设置的第四打线区以及与所述第四打线区连接的第四管脚本体，所述第三打线区与所述第四打线区相对延伸并连接形成第二目标打线区，所述第二目标打线区的允许打线数量大于所述第三打线区的允许打线数量与所述第四打线区的允许打线数量之和；

所述第三打线区、所述第四打线区沿所述基岛的短边排布，所述第三管脚本体、所述第四管脚本体分别朝向远离所述基岛的方向延伸至与所述基岛的同一长边相垂直。

在一种较佳的实施方式中，所述框架本体还包括至少一个连接结构，任一所述连接结构的一端与所述第三管脚本体连接，另一端与所述第四管脚本体连接，所述第三管脚本体、所述第四管脚本体与任一所述连接结构围合形成至少一个开孔。

在一种较佳的实施方式中，所述框架本体还包括第五管脚、第六管脚及第七管脚，所述第六管脚与所述第七管脚的允许打线数量均大于所述第五管脚的允许打线数量；

所述第五管脚位于所述第六管脚和所述第七管脚之间，或，所述第五管脚位于所述第六管脚和所述第七关键的一侧；

所述第六管脚包括的第六打线区的面积、所述第七管脚包括的第七打线区的面积，均大于所述第五管脚包括的第五打线区的面积。

在一种较佳的实施方式中，所述第五打线区与所述基岛的最小距离大于所述第六打线区与所述基岛的最小距离，所述第五打线区与所述基岛的最小距离大于所述第七打线区与所述基岛的最小距离。

在一种较佳的实施方式中，所述框架本体包括的所述管脚数量为56个，其中28个所述管脚朝向远离所述基岛的一侧延伸，其余28个所述管脚朝向远离所述基岛的另一侧延伸。

在一种较佳的实施方式中，所述第一管脚和所述第二管脚均用于传输电源电压。

本申请第二方面提供一种半导体封装结构，所述半导体封装结构包括如第一方面任意一项所述的引线框架。

在一种较佳的实施方式中，所述半导体封装结构还包括设于所述基岛上的半导体裸片及若干导线，任一所述导线一端与所述半导体裸片连接，另一端与对应的管脚连接。

本申请第三方面提供一种终端设备，所述终端设备包括如第二方面任意一项所述的半导体封装结构。

与现有技术相比，本申请具有如下有益效果：

本申请提供一种引线框架、半导体封装结构及终端设备，该引线框架包括基岛、围设于基岛周向的框架本体，框架本体由预设数量的管脚相邻围设组成，框架本体包括传输同类信号的第一管脚和第二管脚，第一管脚和第二管脚相邻设置，第一管脚包括朝向基岛设置的第一打线区，第二管脚包括朝向基岛设置的第二打线区，第一打线区与第二打线区相对延伸并连接形成第一目标打线区，第一目标打线区的允许打线数量大于第一打线区的允许打线数量与第二打线区的允许打线数量之和；本申请通过优化框架本体结构以针对性增大相邻的两个及以上管脚所能连接的导线总数，以在不影响其余导线布设方式及有效避免跨线的前提下，实现当相同功能导线数量较多时在框架本体上的合理布设连接、芯片功能的合理实现，有效提高芯片的可靠性及稳定性，并且有效增大了芯片的输入功率；

以及，第三打线区、第四打线区沿基岛的短边排布，第三管脚本体、第四管脚本体分别朝向远离基岛的方向延伸至与基岛的同一长边相垂直，框架本体还包括至少一个连接结构，任一连接结构的一端与第三管脚本体连接，另一端与第四管脚本体连接，第三管脚本体、第四管脚本体与任一连接结构围合形成至少一个开孔，本申请通过对相邻且具有一定弧度的两管脚之间开设开孔的方式减小合并状态的两个管脚在基岛厚度方向上折弯时的应力，并且通过设置连接结构有效提高此类较长管脚的结构稳定性；

以及，第五打线区与基岛的最小距离大于第六打线区与基岛的最小距离，第五打线区与基岛的最小距离大于第七打线区与基岛的最小距离，本申请采用打线区减小、避让的方式使得其他具有较大数量导线承接需求的管脚能扩大打线区域，不仅有利于导线的合理、灵活布设，为芯片功能开发提供有利条件；

需要说明的实，本申请仅需实现上述至少一种技术效果即可。

附图说明

图1是引线框架的结构示意图；

图2是图1中b处的放大图；

图3是封装时的半导体封装结构的示意图；

图4是图1中A-A剖面的剖视图。

附图标记：

100-引线框架，10-基岛，11-焊垫，12-导线，13-半导体裸片，14-封装材料层，20-框架本体，21-第一管脚组，22-第二管脚组，23-第三管脚组，24-第四管脚组，30-第一管脚，31-第一管脚本体，40-第二管脚，41-第二管脚本体，50-第一目标打线区，60-第三管脚，61-第三管脚本体，62-连接结构，70-第四管脚，71-第四管脚本体，80-第二目标打线区，91-第五管脚，911-第五打线区，92-第六管脚，921-第六打线区，93-第七管脚，931-第七打线区，201-支撑结构，202-凹槽。

具体实施方式

为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“上”、“下”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

实施例

如图1所示，本实施例提供一种引线框架100，该引线框架100包括基岛10、围设于基岛10周向的框架本体20，框架本体20由预设数量的管脚相邻围设组成。本实施例中的引线框架100作为集成半导体裸片13的载体，是一种借助于若干根导线(金丝、铝丝或铜丝等)实现半导体裸片13内部电路引出端与外部电路的电气连接，形成电气回路的关键结构件。如图3所示，在进行封装获得半导体封装结构时，任一导线12的一端与位于基岛10上的半导体裸片13上的焊垫11连接，另一端与相应的管脚连接。

通常的，在未封装或封装完成未切割时，框架本体20并不是单个独立存在，而是若干个框架本体20成阵列式布设在同一引线框架组板材上，任意相邻的两个框架本体20之间保留有连接部分，如图2所示。

当然，框架本体20不管处于封装前还是封装后的结构与状态均在本实施例的实施范围内。当封装后，如图4所示，基岛10高于框架本体20，框架本体20的任一管脚均在基岛的厚度方向向下经过至少一次折弯实现阶梯状下沉。

进一步的，基岛10顶面为矩形结构。两两管脚之间间隔设置，且任一管脚与基岛10不连接。任一管脚包括管脚本体以及朝向基岛10的一端设置的打线区，打线区上表面为镀银层，用于导线焊接，如图1至图2中的圆圈为示例性焊接点。本实施例中，所有打线区围设在基岛10周向，基本为均匀间隔设置。任一管脚远离基岛10的一端作为封装后与PCB板连接的外接端。为了便于描述，如图1所示，框架本体20包括第一管脚组21、第二管脚组22、第三管脚组23、第四管脚组24，每一管脚组包括相同数量的管脚，如图1的虚线框中示例性标出了第一管脚组21的部分管脚，并以此类推。其中，第一管脚组21与第二管脚组22位于基岛10的对称轴a的一侧，第三管脚组23与第四管脚组24位于基岛10的对称轴a的另一侧，该对称轴a平行于基岛10的长边。任一管脚的管脚本体延伸至与基岛10的长边垂直。因此，框架本体20包括的所有管脚朝向远离基岛10长边的方向呈辐射状排布，且任一管脚的外接端与基岛10的长边垂直设置。作为优选，本实施例中管脚数量为56个，上述的第一管脚组21至第四管脚组24各包括14个管脚，并且，位于对称轴a同侧的两组管脚朝向远离基岛10同一长边的方向呈辐射状排布，如图1所示。即，框架本体20中的28个管脚朝向远离基岛10的一侧延伸，其余28个管脚朝向远离基岛10的另一侧延伸。

其中，框架本体20包括传输同类信号的第一管脚30和第二管脚40，第一管脚30和第二管脚40相邻设置。进一步如图3所示，第一管脚30包括朝向基岛10设置的第一打线区以及与第一打线区连接的第一管脚本体31，第二管脚40包括朝向基岛10设置的第二打线区以及与第二打线区连接的第二管脚本体41。第一打线区、第二打线区沿基岛10的长边排布，第一管脚本体31、第二管脚本体41均沿与基岛10的长边垂直的方向延伸。第一打线区与第二打线区相对延伸并连接形成第一目标打线区50。第一目标打线区50的允许打线数量大于第一打线区的允许打线数量与第二打线区的允许打线数量之和。需要说明的是，允许打线数量指在其他因素确定的前提下，每一打线区所能焊接的导线数量的最大值。

上述，通过合并打线区的方式增加总的允许打线数量，通常用于相同功能导线数量较多无法布置的结构，尤其适用于PVDD管脚、GVDD管脚等。以及，当相同功能的导线数量更多时，3个及以上相邻打线区合并形成一个更大的目标打线区同样为本实施例的实施范围，本实施例对此不作进一步的赘述。

同一个打线区内，任意两根导线焊接的焊垫11均不能有重叠。每个管脚的允许打线数量受到其打线区长度、打线区宽度，以及导线直径(线径)的影响。在一种实施方式中，根据如下式(1)或式(2)计算打线区允许焊接的导线数量：

n*D*1.6<L-d (1)

n*D*1.6<W (2)

上述，n是允许打线数量，D是导线直径，L是打线区长度，W是打线区宽度，d是打线区任一焊点距离打线区边缘的最小距离，0<d≤4mil。

上述第一管脚30和第二管脚40合并获得第一目标打线区50后，第一管脚30和第二管脚40相当于同一管脚，采用上述式(1)或(2)计算获得允许打线数量。

需要说明的是，导线通常具有一定的熔断电流，通过导线的电流应小于其熔断电流。熔断电流和导线的材质、线长、线径具有一定的对应关系，如采用铜丝导线，且线长2.5mm，线径50μm时，熔断电流时5.2A。因此，当pad数量增加时，相较于采用合并pad及加粗导线的方式，采用本实施例中合并打线区的方式能有效避免导线电流增大以及较粗导线散热性能差的弊端。示例性的，如图1所示，第一管脚30和第二管脚40为PVDD管脚，当第一打线区和第二打线区未合并时允许打线数量分别为3根PVDD导线，半导体裸片13上临近的剩余2根PVDD导线无法焊接。将第一打线区和第二打线区合并形成第一目标打线区50，第一目标打线区50的打线区宽度W增大，经计算及焊接验证，第一目标打线区50的允许打线数量为8根。可见，通过合并打线区的方式能有效提高允许打线数量，且不影响框架本体20的已有结构。

上述，继续参照图1所示，该框架本体20还包括相邻设置且传输同类信号的第三管脚60和第四管脚70。第三管脚60包括朝向基岛10设置的第三打线区、与第三打线区连接的第三管脚本62。第四管脚70包括朝向基岛10设置的第四打线区以及与第四打线区连接的第四管脚本体71。第三打线区与第四打线区相对延伸并连接形成第二目标打线区80，该结构下，第二目标打线区80的允许打线数量大于第三打线区的允许打线数量与第四打线区的允许打线数量之和。与上述的第一管脚30及第二管脚40的区别在于，第三打线区、第四打线区沿基岛10的短边排布，同样的，第三管脚本体61、第四管脚本体71分别延伸至与基岛10的同一长边相垂直。

可以理解的是，第三管脚本体61、第四管脚本体71的长度较长，且在延伸过程中均具有一定的转角及折弯。为此，框架本体20还包括至少一个连接结构62，任一连接结构62的一端与第三管脚本体61连接，另一端与第四管脚本体71连接，第三管脚本体61、第四管脚本体71与任一连接结构62围合形成至少一个开孔。因此，对于合并为一个管脚的第三管脚60和第四管脚70，通过设置连接结构62的方式提高此类较长管脚的结构稳定性，并通过形成开孔的方式减小管脚在基岛10厚度方向上折弯时的应力，以及增大上方封装材料与下方封装材料的接触面积，提高粘结强度以提高结构稳定性。

上述，框架本体20还包括第五管脚91、第六管脚92及第七管脚93，三个管脚独立且相邻设置。其中，第六管脚92与第七管脚93的允许打线数量均大于第五管脚91连接的允许打线数量。根据前述允许打线数量计算方式可知，第六管脚92包括的第六打线区921的面积大于第五管脚91的第五打线区911的面积，并且第七管脚93包括的第七打线区931的面积大于第五管脚91的第五打线区911的面积。进一步的，第五打线区911与基岛10的最小距离大于第六打线区921与基岛10的最小距离，且第五打线区911与基岛10的最小距离大于第七打线区931与基岛10的最小距离。即，第五打线区911通过远离基岛10的方式为第六打线区921和/或第七打线区931出让位置以便第六打线区921和/或第七打线区931增大面积，从而提高第六打线区921和/或第七打线区931的允许打线数量。第五打线区911在出让位置后，其可以选择性的焊接导线12或者不焊接导线12。当然，本实施例对于上述三个管脚的相对位置不作限制，可以为第五管脚91位于第六管脚92和第七管脚93之间，或，第五管脚91位于第六管脚92远离第七管脚93的一侧，或，第五管脚91位于第七管脚93远离第六管脚92的一侧。如图1所示，本实施例中示例性展出了第五管脚91位于第六管脚92远离第七管脚93的一侧的方式。

此外，如图1所示，引线框架100还包括成对设置的支撑结构201，用于进行塑封时支撑基岛10。任一支撑结构201一端与基岛10的短边连接，另一端朝向远离基岛10的方向延伸，且任一支撑结构201与基岛10垂直。支撑结构201远离基岛10的一端分叉形成凹槽202，该凹槽202用于塑封时增大上层塑封料与下层塑封料的接触面积，从而提高塑封强度，进一步提高产品稳定性。

本实施例进一步提供一种半导体封装结构，该半导体封装结构包括半导体裸片13、若干导线12、如实施例1中涉及的引线框架100，以及封装材料层14。其中，半导体裸片13设置在基岛10上，任一导线12一端与半导体裸片13连接，具体为与半导体裸片13顶面的焊垫11连接，另一端与对应的管脚连接。以及，半导体裸片13、引线框架100及所有导线12均封装在封装材料层14中，封装材料包括但不限于塑料、陶瓷中的一种。

以及，本实施例还提供一种终端设备，该终端设备包括功放电子控制设备(功放ECU)，包括前述的半导体封装结构。功放电子控制设备与若干个扬声器连接以实现音频播放。通常的，该终端设备为车载Class D音频功放。

综上，本实施例通过优化框架本体结构以针对性增大相邻的两个及以上管脚所能连接的导线总数，以在不影响其余导线布设方式及有效避免跨线的前提下，实现当相同功能导线数量较多时在框架本体上的合理布设连接、芯片功能的合理实现，有效提高芯片的可靠性及稳定性，延长使用寿命；以及，有效增大了芯片的输入功率，能更好的应用于高压大电流、大功率的苛刻场景；以及，相较于现有技术中合并pad带来导线增粗的方式能有效提高散热性；以及，相较于现有技术中增加导线带来增加pin的方式能有效减小芯片尺寸，实现芯片小型化的同时降低成本；

以及，第三打线区、第四打线区沿基岛的短边排布，第三管脚本体、第四管脚本体分别朝向远离基岛的方向延伸至与基岛的同一长边相垂直，框架本体还包括至少一个连接结构，任一连接结构的一端与第三管脚本体连接，另一端与第四管脚本体连接，第三管脚本体、第四管脚本体与任一连接结构围合形成至少一个开孔，本申请通过对相邻且具有一定弧度的两管脚之间开设开孔的方式减小合并状态的两个管脚在基岛厚度方向上折弯时的应力，并且通过设置连接结构有效提高此类较长管脚的结构稳定性；

以及，第五打线区与基岛的最小距离大于第六打线区与基岛的最小距离，第五打线区与基岛的最小距离大于第七打线区与基岛的最小距离，本申请采用打线区减小、避让的方式使得其他具有较大数量导线承接需求的管脚能扩大打线区域，不仅有利于导线的合理、灵活布设，为芯片功能开发提供有利条件。

上述所有可选技术方案，可以采用任意结合形成本申请的可选实施例，即可将任意多个实施例进行组合，从而获得应对不同应用场景的需求，均在本申请的保护范围内，在此不再一一赘述。

需要说明的是，以上所述仅为本申请的较佳实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种引线框架，所述引线框架包括基岛、围设于所述基岛周向的框架本体，所述框架本体由预设数量的管脚相邻围设组成，其特征在于，所述框架本体包括传输同类信号的第一管脚和第二管脚，所述第一管脚和所述第二管脚相邻设置；

所述第一管脚包括朝向所述基岛设置的第一打线区，所述第二管脚包括朝向所述基岛设置的第二打线区，所述第一打线区与所述第二打线区相对延伸并连接形成第一目标打线区，所述第一目标打线区的允许打线数量大于所述第一打线区的允许打线数量与所述第二打线区的允许打线数量之和。

2.如权利要求1所述的引线框架，其特征在于，所述基岛顶面为矩形结构，所述第一打线区、所述第二打线区沿所述基岛的长边排布。

3.如权利要求2所述的引线框架，其特征在于，所述第一管脚还包括与所述第一打线区连接的第一管脚本体，所述第二管脚还包括与所述第二打线区连接的第二管脚本体，所述第一管脚本体、所述第二管脚本体均沿与所述基岛的长边垂直的方向延伸。

4.如权利要求2所述的引线框架，其特征在于，所述框架本体还包括传输同类信号的第三管脚和第四管脚，所述第三管脚和所述第四管脚相邻设置；

所述第三管脚包括朝向所述基岛设置的第三打线区以及与所述第三打线区连接的第三管脚本体，所述第四管脚包括朝向所述基岛设置的第四打线区以及与所述第四打线区连接的第四管脚本体，所述第三打线区与所述第四打线区相对延伸并连接形成第二目标打线区，所述第二目标打线区的允许打线数量大于所述第三打线区的允许打线数量与所述第四打线区的允许打线数量之和；

所述第三打线区、所述第四打线区沿所述基岛的短边排布，所述第三管脚本体、所述第四管脚本体分别朝远离所述基岛的方向延伸至与所述基岛的同一长边相垂直。

5.如权利要求4所述的引线框架，其特征在于，所述框架本体还包括至少一个连接结构，任一所述连接结构的一端与所述第三管脚本体连接，另一端与所述第四管脚本体连接，所述第三管脚本体、所述第四管脚本体与任一所述连接结构围合形成至少一个开孔。

6.如权利要求1所述的引线框架，其特征在于，所述框架本体还包括第五管脚、第六管脚及第七管脚，所述第六管脚与所述第七管脚的允许打线数量均大于所述第五管脚的允许打线数量；

所述第五管脚位于所述第六管脚和所述第七管脚之间，或，所述第五管脚位于所述第六管脚远离所述第七管脚的一侧，或，所述第五管脚位于所述第七管脚远离所述第六管脚的一侧；

所述第六管脚包括的第六打线区的面积、所述第七管脚包括的第七打线区的面积，均大于所述第五管脚包括的第五打线区的面积。

7.如权利要求6所述的引线框架，其特征在于，所述第五打线区与所述基岛的最小距离大于所述第六打线区与所述基岛的最小距离，所述第五打线区与所述基岛的最小距离大于所述第七打线区与所述基岛的最小距离。

8.如权利要求1所述的引线框架，其特征在于，所述框架本体包括的所述管脚数量为56个，其中28个所述管脚朝向远离所述基岛的一侧延伸，其余28个所述管脚朝向远离所述基岛的另一侧延伸。

9.如权利要求1所述的引线框架，其特征在于，所述第一管脚和所述第二管脚均用于传输电源电压。

10.一种半导体封装结构，其特征在于，所述半导体封装结构包括如权利要求1至9任意一项所述的引线框架。

11.如权利要求10所述的半导体封装结构，其特征在于，所述半导体封装结构还包括设于所述基岛上的半导体裸片及若干导线，任一所述导线一端与所述半导体裸片连接，另一端与对应的管脚连接。

12.一种终端设备，其特征在于，所述终端设备包括如权利要求10或11所述的半导体封装结构。