CN116864482A - 存储装置 - Google Patents

Abstract

实施方式提供具有更小的面积的存储装置。在实施方式的存储装置中，多个第1导电体相互分离而沿着第1轴排列。存储柱沿着第1轴延伸，与多个第1导电体相对向，包括半导体和将半导体包围的膜。多个接触插塞沿着第1轴延伸，各自包括第2导电体和将第2导电体包围的第1绝缘体。第1绝缘体位于多个第1导电体与第2导电体之间。多个接触插塞各自在下表面与多个第1导电体中的不重复的一个第1导电体的上表面相接。多个接触插塞包括第1接触插塞～第3接触插塞。第1接触插塞和第2接触插塞沿着与第1轴相交的第2轴而相邻地配置。第3接触插塞在第2轴上位于第1接触插塞与第2接触插塞之间，在与第1轴以及第2轴正交的第3轴上配置在不同的位置。

Description

存储装置

本申请享受以日本特许申请2022-048579号(申请日：2022年3月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

实施方式大体涉及存储装置。

背景技术

已知以三维的方式配置了存储单元的存储装置。存储装置被要求具有更小的面积。

发明内容

本发明要解决的课题在于，提供具有更小的面积的存储装置。

一个实施方式涉及的存储装置具备多个第1导电体、存储柱以及多个接触插塞。上述多个第1导电体相互分离地沿着第1轴排列。上述存储柱沿着上述第1轴延伸，与上述多个第1导电体相对向，包括半导体和将上述半导体包围的膜。上述多个接触插塞沿着上述第1轴延伸。上述多个接触插塞各自包括第2导电体和将上述第2导电体包围的第1绝缘体。上述第1绝缘体位于上述多个第1导电体与上述第2导电体之间。上述多个接触插塞各自在下表面与上述多个第1导电体中的不重复的一个第1导电体的上表面相接。上述多个接触插塞包括第1接触插塞、第2接触插塞以及第3接触插塞。上述第1接触插塞和上述第2接触插塞沿着与上述第1轴相交的第2轴相邻地配置。上述第3接触插塞在上述第2轴上位于上述第1接触插塞与上述第2接触插塞之间，在与上述第1轴以及上述第2轴正交的第3轴上配置在不同的位置。

附图说明

图1表示第1实施方式的存储装置的构成要素和构成要素的连接的例子。

图2表示第1实施方式的存储装置的一个块的构成要素和构成要素的连接。

图3表示第1实施方式的存储装置的存储单元阵列的一部分的平面布局的例子。

图4表示第1实施方式的存储装置的存储区域的一部分的平面布局的例子。

图5表示第1实施方式的存储装置的存储区域的一部分的剖面的构造。

图6表示第1实施方式的存储装置的存储柱的剖面的构造的例子。

图7表示第1实施方式的存储装置的引出区域的一部分的平面布局的例子。

图8和图9分别表示第1实施方式的存储装置的存储区域和引出区域的一部分的剖面的构造。

图10～图27分别表示第1实施方式的存储装置的制造工序中的一个步骤期间的剖面构造的例子。

图28表示参考用的存储装置的引出区域的一部分的平面布局的例子。

图29和图30分别表示第2实施方式的存储装置的引出区域的一部分的平面布局的例子。

标号说明

1存储装置、10存储单元阵列、11行译码器、12寄存器、13定序器、14驱动器、15感测放大器、BLK块、WL字线、BL位线、MT存储单元晶体管、MA存储区域、HA1引出区域、HA2引出区域、SLT部件、SHE部件、MP存储柱、CV接触插塞、22导电体、23导电体、24导电体。

具体实施方式

在以下的描述中，对于接在某已描述的实施方式后面的实施方式，主要对与已描述的实施方式的不同点进行描述。对于关于某实施方式的全部描述，只要不明示地或者理所当然地被排除掉，就作为其它实施方式的描述也是适用的。由此，对于关于某实施方式的描述，除了必要的情况之外，原则上不包含与关于在先的实施方式的描述相同的内容。对于某实施方式中或者在不同的实施方式中具有大致相同的功能和结构的多个构成要素，为了相互进行区别，有时在参照标号的末尾进一步附加有数字或者字符。

附图是示意性的，厚度与平面尺寸的关系、各层的厚度的比率等可能与现实的不同。在附图彼此之间也可能包括彼此的寸法的关系、比率不同的部分。在俯视图中，为了提高附图的视觉识别性，有时附加了影线。附加于俯视图的影线不一定与附加了影线的构成要素的素材和(或)特性相关联。

在本说明书和权利要求书中，某第1要素“连接”于其它第2要素包括第1要素直接地或者总是或暂时性地经由成为导电性的要素而连接于第2要素。

以下，使用xyz正交坐标系来描述实施方式。有时附图的纵轴的正方向被称为上侧、负方向被称为下侧。有时附图的横轴的正方向被称为右侧、负方向被称为左侧。

1.第1实施方式

1.1.构成(构造)

1.1.1.存储装置

图1表示第1实施方式的存储装置的构成要素和构成要素的连接的例子。存储装置1是使用存储单元来存储数据的装置。存储装置1由外部的存储控制器进行控制。存储装置1例如基于从存储控制器接受到的命令CMD和地址信息ADD来进行动作。存储装置1接受所要写入的数据DAT，输出存储于存储装置1的数据。存储装置1例如作为一个半导体芯片来构成。

存储装置1包括存储单元阵列10、行译码器11、寄存器12、定序器13、驱动器14以及感测放大器15等构成要素。

存储单元阵列10是存储单元晶体管和与存储单元晶体管连接的构成要素的集合。存储单元阵列10包括多个存储块(块)BLK(BLK＿0、BLK＿1、……)。各块BLK包括多个存储单元晶体管MT(未图示)。字线WL(未图示)和位线BL(未图示)等布线、与存储单元晶体管MT连接的布线也位于存储单元阵列10。

行译码器11是用于对块BLK进行选择的电路。行译码器11向基于从寄存器12接受到的块地址而选择出的一个块BLK传送从驱动器14供给的电压。

寄存器12是保持由存储装置1接受到的命令CMD和地址信息ADD的电路。命令CMD对定序器13指示包括数据读取、数据写入以及数据擦除的各种动作。地址信息ADD指定存储单元阵列10中的访问对象。

定序器13是对存储装置1整体的动作进行控制的电路。定序器13基于从寄存器12接受到的命令CMD来对行译码器11、驱动器14以及感测放大器15进行控制，执行包括数据读取、数据写入、数据擦除的各种动作。

驱动器14是生成多个大小不同的电压、对几个构成要素施加存储装置1的动作所需要的各种电压的电路。向行译码器11供给所生成的多个电压中的、基于由定序器13进行的控制和地址信息ADD所选择的电压。

感测放大器15是输出基于在存储单元阵列10中存储的数据的信号的电路。感测放大器15感测存储单元晶体管MT的状态，基于所感测到的状态来生成读取数据，或者向存储单元晶体管MT传送写入数据。

1.1.2.存储单元阵列的电路结构

图2表示第1实施方式的存储装置的一个块BLK的构成要素和构成要素的连接。多个块BLK、例如全部块BLK包括图2所示的构成要素和连接。

一个块BLK包括多个串单元SU。图2表示4个串单元SU＿0～SU＿3的例子。

m条位线BL＿0～BL＿m-1各自在各块BLK中与来自串单元SU＿0～SU＿3各自的一个NAND串NS连接。m为正整数。

各NAND串NS包括一个选择栅极晶体管ST、多个存储单元晶体管MT以及一个选择栅极晶体管DT(DT0、DT1、DT2或者DT3)。图2基于8个存储单元晶体管MT0～MT7的例子。存储单元晶体管MT是如下元件：包括控制栅电极和与周围绝缘的电荷蓄积膜，基于电荷蓄积膜中的电荷量来以非易失的方式存储数据。选择栅极晶体管ST、存储单元晶体管MT以及选择栅极晶体管DT按该顺序串联连接在源极线SL与一条位线BL之间。

分别与不同的多条位线BL连接的多个NAND串NS构成一个串单元SU。在各串单元SU中，存储单元晶体管MT0～MT7的控制栅电极分别与字线WL0～WL7连接。在一个串单元SU中共用字线WL的存储单元晶体管MT的组被称为单元单位(cell unit)CU。

选择栅极晶体管DT0～DT3分别属于串单元SU＿0～SU＿3。在图2中未图示选择栅极晶体管DT2、DT3。串单元SU＿0的多个NAND串NS各自的选择栅极晶体管DT0的栅极与选择栅极线SGDL0连接。同样地，串单元SU＿1、SU＿2以及SU＿3各自的多个NAND串NS各自的选择栅极晶体管DT1、DT2以及DT3的栅极与选择栅极线SGDL1、SGDL2以及SGDL3连接。

选择栅极晶体管ST的栅极与选择栅极线SGSL连接。

1.1.3.存储单元阵列的平面布局

图3表示第1实施方式的存储装置的存储单元阵列的一部分的平面布局的例子。图3沿着xy面表示形成有4个块BLK＿0～BLK＿3的区域。沿着y轴反复设置有图3所示的构造。

如图3所示，存储单元阵列10包括存储区域MA和引出区域HA1以及HA2。引出区域HA1、存储区域MA以及引出区域HA2按该顺序沿着x轴排列。在存储单元阵列10设置有多个部件SLT和SHE。

存储区域MA是包括多个NAND串NS的区域。引出区域HA是设置有接触插塞的区域，该接触插塞与在其中形成有存储单元晶体管的层叠构造连接。

多个部件SLT沿着x轴延伸，沿着y轴排列。各部件SLT位于相邻的块BLK之间的边界。部件SLT横穿存储区域MA和引出区域HA1以及HA2。各部件SLT例如具有被埋入了绝缘体和(或)板状的接触部的构造。各部件SLT将隔着自身相邻的层叠构造截断。

多个部件SHE沿着x轴延伸，沿着y轴排列。多个部件SHE位于相邻的各两个部件SLT之间。图4表示4个部件SHE的例子。各部件SHE沿着x轴横穿存储区域MA。各部件SHE的两端分别位于引出区域HA1和HA2中。各部件SHE例如包含绝缘体。各部件SHE将隔着自身相邻的选择栅极线SGDL截断。由部件SLT和SHE划分出的各区域是形成有一个串单元SU的区域。

1.1.4.存储区域的平面布局

图4表示第1实施方式的存储装置的存储区域的一部分的平面布局的例子。图4表示包括一个块BLK、即串单元SU0～SU4的区域和夹着该块的两个部件SLT。如图4所示，存储单元阵列10在存储区域MA中包括多个存储柱MP、多个接触插塞CV以及多个导电体25。各部件SLT包括接触部LI和间隔件SP。

存储柱MP是在其内部形成有存储单元晶体管MT的构造。存储柱MP包括半导体、导电体以及绝缘体中的一个以上。存储柱MP作为一个NAND串NS发挥功能。多个存储柱MP在两个部件SLT之间的区域中呈交错排列状分布。即，多个存储柱MP配置为多个沿着y轴的列状，存储柱MP的各列沿着y轴而配置为之字形(Z字形)。换言之，各列包括两个子列。一方的子列的存储柱MP各自的y轴上的坐标位于另一个子列的存储柱MP的相邻的两个存储柱MP之间的y轴上的坐标。各列例如包括24个存储柱MP。

例如从图4的上侧数，部件SHE分别与第5个、第10个、第15个、第20个存储柱MP重叠。

各导电体25作为一条位线BL发挥功能。导电体25沿着y轴延伸，沿着x轴排列。各导电体25按串单元SU配置为与至少一个存储柱MP重叠。图4表示两个导电体25配置为与一个存储柱MP重叠的例子。各存储柱MP经由接触插塞CV电连接于与该存储柱MP重叠的多个导电体25中的一个导电体25。

接触部LI由导电体形成。接触部LI沿着xz面扩展，具有板状的形状。间隔件SP为绝缘体，位于接触部LI的侧面上，例如将接触部LI的侧面覆盖。

1.1.5.存储区域的剖面构造

图5表示第1实施方式的存储装置的存储区域的一部分的剖面的构造。具体而言，图5表示沿着图4的V-V线的剖面。

如图5所示，存储单元阵列10还包括基板20、导电体21以及22、多个导电体23、导电体24以及25、绝缘体30～37。图5表示8个导电体23的例子。绝缘体30～37除了绝缘体31之外例如包含氧化硅。

基板20例如为p型的半导体基板。绝缘体30位于基板20的上表面上。在半导体基板20和绝缘体30中形成有未图示的电路。电路例如为行译码器11、驱动器14和(或)感测放大器15，包括未图示的晶体管。

绝缘体31位于绝缘体30的上表面上。绝缘体31例如抑制氢从绝缘体31上方的构造向基板20和绝缘体30所包含的晶体管的侵入。绝缘体31例如包含氮化硅。

绝缘体32位于绝缘体31的上表面上。

导电体21位于绝缘体32的上表面上。导电体21沿着xy平面扩展，具有板状的形状。导电体21作为源极线SL的至少一部分来发挥功能。导电体21例如包含掺杂了磷的硅。

绝缘体33位于导电体21的上表面上。

导电体22位于绝缘体33的上表面上。导电体22沿着xy平面扩展，具有板状的形状。导电体22作为选择栅极线SGSL的至少一部分来发挥功能。导电体22例如包含钨。

多个绝缘体34和多个导电体23沿着z轴一个一个地交替位于导电体22的上表面上。由此，导电体23相互分离或者具有间隔地沿着z轴排列。绝缘体34和导电体23沿着xy平面扩展，具有板状的形状。多个导电体23从基板20一侧起依次分别作为字线WL0～WL7发挥功能。导电体23例如包含钨。

绝缘体35位于最上的导电体23的上表面上。

导电体24位于绝缘体35的上表面上。导电体24沿着xy平面扩展，具有板状的形状。导电体24作为选择栅极线SGDL的至少一部分发挥功能。导电体24例如包含钨。

绝缘体36位于导电体24的上表面上。

导电体25位于绝缘体36的上表面上。导电体25具有线状的形状，沿着y轴延伸。导电体25作为一条位线BL的至少一部分发挥功能。在与图5所示的yz面不同的yz面中也设置有导电体25，由此，导电体25沿着x轴具有间隔地排列。导电体25例如包含铜。

绝缘体37位于导电体25的上表面上。

各存储柱MP沿着z轴延伸，具有柱的形状。存储柱MP位于由绝缘体33～35以及导电体22～24形成的层叠构造中，贯通或者通过绝缘体33～35以及导电体22～24。存储柱MP的上表面位于比导电体24靠上方的位置。存储柱MP的下表面位于导电体21中。存储柱MP和导电体22相接的部分作为选择栅极晶体管ST发挥功能。存储柱MP和一个导电体23相接的部分作为一个存储单元晶体管MT发挥功能。存储柱MP和导电体24相接的部分作为选择栅极晶体管DT发挥功能。

存储柱MP例如包括芯50、半导体51以及层叠体52。芯50由绝缘体形成，例如包含氧化硅。芯50沿着z轴延伸，具有柱的形状。半导体51例如包含硅。半导体51将芯50的表面覆盖。层叠体52将半导体51的侧面和下表面覆盖。层叠体52在导电体21中开口，导电体21部分地位于开口中。在开口中，导电体21和半导体51相接。

如上述的那样，一个存储柱MP和一个导电体25由接触插塞CV连接。

部件SLT对导电体22～24进行截断。部件SLT的上表面位于比存储柱MP的上表面靠上方的位置。接触部LI的下表面与导电体21相接。间隔件SP位于接触部LI与导电体22～24之间，将接触部LI和导电体22～24绝缘。接触部LI作为源极线SL的一部分发挥功能。

部件SHE将导电体24截断。部件SHE的下表面位于绝缘体35中。部件SHE例如包含氧化硅等的绝缘体。

图6表示第1实施方式的存储装置的存储柱的剖面的构造的例子。具体而言，图6表示沿着图5的VI-VI线的剖面。如图6所示，层叠体52例如包括隧道绝缘体53、电荷蓄积膜54以及阻挡绝缘体55。

隧道绝缘体53将半导体51的侧面包围。电荷蓄积膜54将隧道绝缘体53的侧面包围。阻挡绝缘体55将电荷蓄积膜54的侧面包围。导电体23将阻挡绝缘体55的侧面包围。

半导体51作为存储单元晶体管MT0～MT7和选择栅极晶体管DT以及ST的沟道(电流路径)发挥功能。隧道绝缘体53和阻挡绝缘体55各自例如包含氧化硅。电荷蓄积膜54蓄积电荷。电荷蓄积膜54例如包含氮化硅。

1.1.6.引出区域的构造

图7表示第1实施方式的存储装置的引出区域的一部分的平面布局的例子。图7沿着xy面表示两个部件SLT之间的区域的一部分。图7表示从z轴上的上方观察了包含导电体24的层的情况下的布局。

如图7所示，引出区域HA1包括多个支承柱HR和多个接触插塞CC。

支承柱HR遍及引出区域HA1的整体而分布。支承柱HR例如由氧化硅等的绝缘体形成。支承柱HR具有柱的形状，沿着z轴延伸。如之后参照图8描述的那样，支承柱HR从绝缘体36的层一直延伸到导电体22的层。几个支承柱HR至少部分地与接触插塞CC重叠。与接触插塞CC重叠的支承柱HR中的与接触插塞CC重叠的部分在其上表面与接触插塞CC相接，不位于绝缘体36中。支承柱HR不位于1个以上的接触插塞CC、例如各接触插塞CC的中心，而位于偏离了中心的区域。

接触插塞CC例如具有四边形的形状。接触插塞CC构成沿着x轴的多个行。图7作为例子而示出3行接触插塞CC。接触插塞CC的行有时被称为接触插塞组。接触插塞CC呈交错排列状分布，即相邻的两行接触插塞CC的位置相互错开。具体而言为如以下所述。分别属于相邻的两行的两个接触插塞CC位于在x轴上不同的坐标上。例如，两行接触插塞CC中的一方的行的各接触插塞CC的x轴上的坐标与两行的接触插塞CC中的另一方的行的相邻的两个接触插塞CC之间的区域的x轴上的坐标相同。例如，一方的行的各接触插塞CC的x轴上的坐标实质上与另一方的行的相邻的两个接触插塞CC之间的区域的x轴上的中央的坐标相同。另一方面，夹着另一行的两行的接触插塞CC的x轴上的坐标相互实质上相同。即，夹着另一行的两行中的一方的行的各接触插塞CC的x轴上的坐标实质上与另一方的行的各接触插塞CC的x轴上的坐标相同。在本说明书和权利要求书中，“实质相同”意味着虽然意指相同，但容许因制造技术和(或)测定技术的极限而产生的误差。

换言之，两个行包括沿着x轴配置为了之字形的接触插塞CC。

使用行来描述的接触插塞CC的配置也适用于使用列的描述。关于列的描述相当于将上面描述的“行”置换为了“列”、将“x轴”置换为了“y轴”的描述。

接触插塞CC在各个下表面中与不同的导电体23的上表面相接。具体的例子为如以下所述。

最下行的接触插塞CC从左向右依次被称为CC0、CC3、CC6。接触插塞CC0的下表面与作为字线WL0发挥功能的导电体23的上表面相接。接触插塞CC3的下表面与作为字线WL3发挥功能的导电体23的上表面相接。接触插塞CC6的下表面与作为字线WL6发挥功能的导电体23的上表面相接。

从下数第2行的接触插塞CC从左向右依次被称为CC1、CC4、CC7。接触插塞CC1的下表面与作为字线WL1发挥功能的导电体23的上表面相接。接触插塞CC4的下表面与作为字线WL4发挥功能的导电体23的上表面相接。接触插塞CC7的下表面与作为字线WL7发挥功能的导电体23的上表面相接。

最上行的接触插塞CC从左向右依次被称为CC2、CC5、CC8。接触插塞CC2的下表面与作为字线WL2发挥功能的导电体23的上表面相接。接触插塞CC5的下表面与作为字线WL5发挥功能的导电体23的上表面相接。接触插塞CC8的下表面与作为字线WL8发挥功能的导电体23的上表面相接。

如参照图5描述的那样，作为不同的字线WL发挥功能的导电体23位于不同的高度或者层中。由此，接触插塞CC具有基于该接触插塞CC所接触的导电体23的位置的位置的下表面。

如参照图7在上面描述的那样，至少部分地与接触插塞CC重叠的支承柱HR中的与接触插塞CC重叠的部分的上表面与该接触插塞CC的下表面相接。由此，支承柱HR具有基于该支承柱HR部分地重叠的接触插塞CC的位置的上表面。

图8和图9表示第1实施方式的存储装置的存储区域和引出区域的一部分的剖面的构造。具体而言，图8沿着图7的VIII-VIII线而表示引出区域HA1的剖面，并且，表示图5所示的存储区域MA的一部分。图9表示沿着图7的IX-IX线的剖面。

如图8和图9所示，各接触插塞CC将导电体24和绝缘体35贯穿。几个接触插塞CC进一步将一个以上的导电体23和一个以上的绝缘体34贯穿。各接触插塞CC包括导电体61和间隔件62。

导电体61在下表面具有朝向z轴上的下方的突起。突起的下表面与一个导电体23的上表面相接。另外，突起的下表面可以与一个或者多个支承柱HR的上表面相接。接触插塞CC的侧面由间隔件62覆盖。间隔件62例如为氧化硅。间隔件62的侧面与导电体24以及绝缘体35相接。几个接触插塞CC的间隔件62进一步与一个以上的导电体23和一个以上的绝缘体34相接。通过间隔件62，导电体61与在自身的下表面接触的导电体23以外的导电体23绝缘。

如参照图7描述的那样，不同的接触插塞CC在下表面与不同的导电体23相接。接触插塞CC0的下表面与作为字线WL0发挥功能的导电体23的上表面相接。接触插塞CC1的下表面与作为字线WL1发挥功能的导电体23的上表面相接。接触插塞CC2的下表面与作为字线WL2发挥功能的导电体23的上表面相接。接触插塞CC3的下表面与作为字线WL3发挥功能的导电体23的上表面相接。接触插塞CC6的下表面与作为字线WL6发挥功能的导电体23的上表面相接。

在接触插塞CC的上表面上设置有导电体60。

参照图7～图9，描述了引出区域HA1，其中也描述了接触插塞CC0～CC8。关于其它接触插塞CC和引出区域HA2，也与参照图7～图9描述的引出区域HA1和接触插塞CC0～CC8是同样的。即，引出区域HA2具有引出区域HA1的平面布局沿着y轴反转而得到的平面布局。接触插塞CC0～CC8以外的接触插塞CC在下表面中与不同于其它接触插塞CC所接触的导电体23的导电体23相接。

1.2.制造方法

图10～图27分别表示第1实施方式的存储装置的制造工序中的一个步骤中的剖面的构造的例子。图10～图12、图14～图16、图18、图20以及图22～图27依次表示制造工序中的构造。图10～图12、图14～图16、图18、图20以及图22～图27表示与图8所示的剖面的区域相同的区域的剖面。图13、图17、图19以及图21分别表示与图12、图16、图18以及图20相同的步骤。图12、图16、图18以及图20表示与图9所示的剖面的区域相同的区域的剖面。

如图10所示，在基板20上形成了电路(未图示)之后，在基板20的上表面上，绝缘体31以及32、导电体61、绝缘体62、63以及64、导电体65按该顺序来被进行堆积。导电体61、绝缘体62、63以及64、导电体65的组占据预定形成导电体21的区域。

在导电体65的上表面上形成有绝缘体33。

在绝缘体33的上表面上一个一个地交替堆积有多个绝缘体SM和多个绝缘体34。位于最下的绝缘体SM占据预定形成导电体22的区域。其余的绝缘体SM位于预定形成导电体23的区域。绝缘体SM例如包含氮化硅。

在最上的绝缘体SM的上表面上，绝缘体35、绝缘体SM2以及绝缘体71按该顺序来被进行堆积。绝缘体SM2位于预定形成导电体24的区域。绝缘体71构成绝缘体36的一部分。绝缘体SM2例如包含氮化硅。

如图11所示，形成有存储柱MP。但是，存储柱MP的层叠体52在该阶段中没有开口。具体而言为如以下所述。即，通过光刻和各向异性蚀刻来形成存储孔。存储孔位于预定形成存储柱MP的区域。存储孔将绝缘体71、SM2、35、SM、34、33、导电体65、绝缘体64、63以及62贯穿。存储孔的底位于导电体61中。在存储孔的表面上形成有层叠体52、即隧道绝缘体53、电荷蓄积膜54以及阻挡绝缘体55。在层叠体52的表面上形成有半导体51。通过在半导体51的表面上形成芯50，存储孔的中心由芯50填埋。然后，除去芯50的上部，在所被除去了的部分形成半导体51。这样形成存储柱MP，然后，在存储柱MP的上表面上形成绝缘体。在图11中，该绝缘体作为绝缘体71的一部分来进行了描绘。

形成支承柱HR。各支承柱HR将绝缘体71、SM2、35、SM以及34贯穿。各支承柱HR从绝缘体71的上表面一直延伸到绝缘体33的上表面。

在图12和图13的步骤以及后续的步骤中，形成用于接触插塞CC的接触孔CH。如参照图7～图9描述的那样，接触插塞CC具有基于自身所接触的导电体23的位置而位于不同的高度的底。由此，接触孔CH也在由导电体61进行填埋之前的阶段中具有位于不同的深度的底。为此，在更深的位置处具有底的接触孔CH在接在图14所示的步骤后面的步骤中，底被进一步进行蚀刻。通过从图12和图13的步骤开始的步骤来进行蚀刻，以使得各接触孔CH具有自身所固有的目标(标的)的深度。应具有更深的目标深度的接触孔CH被反复进行蚀刻。另一方面，达到了目标深度的接触孔CH在对于其它接触孔CH的进一步的蚀刻的期间中，由后述的填埋材料NG进行填埋。

如图12和图13所示，形成接触孔CH的一部分。接触孔CH是形成有接触插塞CC的区域。具体而言是如以下所述那样形成的。

通过光刻在绝缘体71的上表面上形成掩模。掩模在预定形成接触插塞CC0～CC8的区域的上方具有开口。通过经由了掩模的各向异性蚀刻，形成接触孔CH0～CH8。接触孔CH0～CH8将绝缘体71和SM2贯穿，到达绝缘体35的上表面。

如图14所示，通过参照图14以后来进行描述的步骤，接触孔CH7和CH8(未图示)的底降低到目标深度。此时，具有比接触孔CH7和CH8的目标深度浅的目标深度的接触孔CH由填埋材料NG(未图示)进行填埋。另一方面，具有比接触孔CH7和CH8更深的目标深度的接触孔CH、即接触孔CH0～CH5的底通过蚀刻而到达更深的位置。其结果，接触孔CH0～CH6到达位于预定形成作为字线WL6发挥功能的导电体23的区域的、绝缘体SM的上表面上的绝缘体34的上表面。

如图15所示，接触孔CH6由填埋材料NG填埋。填埋材料NG例如为负抗蚀剂。具体而言，在通过到此为止的工序得到的构造的上表面涂覆负抗蚀剂。接着，在构造的上表面上形成在预定进行填埋材料NG的填埋的区域、即接触孔CH6的上方具有开口的掩模。负抗蚀剂经由掩模的开口而进行感光。其结果，负抗蚀剂中的掩模的开口的下方的部分、即接触孔CH6中的部分固化。然后，负抗蚀剂的未固化的部分被除去。

如图16和图17所示，对于通过到此为止的工序得到的构造进行各向异性蚀刻。以在绝缘体SM和34的组与填埋材料NG之间具有高的选择比的条件来进行蚀刻。其结果，接触孔CH中的、未由填埋材料NG进行填埋的接触孔、即接触孔CH0～CH5的底被进行蚀刻。通过蚀刻，接触孔CH0～CH5的底到达位于预定形成作为字线WL5发挥功能的导电体23的区域的、绝缘体SM的上表面上的绝缘体34的上表面。

如图18和图19所示，通过反复进行与参照图15～图17描述的步骤同样的步骤，接触孔CH0～CH4的底被进行蚀刻。在该过程中，接触孔CH4在达到了目标深度之后，由填埋材料NG进行填埋。通过与达到了目标深度的接触孔CH被填埋同时进行的蚀刻，接触孔CH0～CH3的底到达位于预定形成作为字线WL3发挥功能的导电体23的区域的、绝缘体SM的上表面上的绝缘体34的上表面。

如图20和图21所示，通过反复进行与参照图15～图17描述的步骤同样的步骤，通过与达到了目标深度的接触孔CH被填埋同时进行的蚀刻，接触孔CH0～CH2的底被进行蚀刻。其结果，接触孔CH0～CH2的底分别到达位于预定形成作为字线WL0、WL1以及WL2发挥功能的导电体23的区域的、绝缘体SM的上表面上的绝缘体34的上表面。

如图22所示，各接触孔CH中的填埋材料NG被除去。除去能够通过湿法蚀刻或者灰化来进行。在通过到此为止的步骤得到的构造的上表面上的整个面堆积绝缘体62。绝缘体62将各接触孔CH的侧面和底面覆盖。绝缘体62进一步将绝缘体71的上表面、以及与接触孔CH不重叠的支承柱HR的上表面覆盖。

接触孔CH由填埋材料72填埋。填埋材料72例如为非晶硅。

如图23所示，通过光刻和各向异性蚀刻来形成缝隙SLI。缝隙SLI位于预定形成部件SLT的区域。缝隙SLI在底部到达绝缘体64的上表面。在缝隙SLI的表面上形成有绝缘体75。绝缘体75中的缝隙SLI的底的部分以及绝缘体64中的缝隙SLI的下方的部分被除去。其结果，绝缘体63在缝隙SLI的底露出。

如图24所示，通过湿法蚀刻，缝隙SLI的底、即绝缘体63被暴露于药液。通过药液，绝缘体63被除去。此时，存储柱MP的层叠体52中的位于绝缘体63的层的部分被除去，半导体51在所被除去了的部分露出。

如图25所示，通过湿法蚀刻，药液从缝隙SLI的底的之前为绝缘体63的空间行进。通过药液除去绝缘体62和64。通过在之前为绝缘体62和64的空间埋入导电体，而形成导电体21。

绝缘体75被除去。通过绝缘体75被除去，绝缘体SM和SM2在缝隙SLI中露出。通过湿法蚀刻，绝缘体SM和SM2露出了的部分被暴露于药液。通过药液的行进，绝缘体SM和SM2被除去，之前为绝缘体SM和SM2的区域在缝隙SLI中开口。在此期间，在之前为绝缘体SM和SM2的区域形成了空间。这会减弱制造中的存储装置1的该期间的构造，特别是会在构造中使高纵横比的部分不稳定。与此相对，通过设置有大量的支承柱HR，能抑制构造的形状变形。

通过从缝隙SLI中的开口向之前为绝缘体SM和SM2的区域埋入导电体，形成导电体22、23以及24。

如图26所示，缝隙SLI的侧面由间隔件SP覆盖。通过缝隙SLI由导电体填埋来形成部件SLT。

填埋材料72被除去。绝缘体62中的绝缘体71的上表面以及与接触孔CH不重叠的支承柱HR的上表面上的部分被除去。其结果，在接触孔CH的侧面和底面残留绝缘体62。进行对于接触孔CH的底面的各向异性蚀刻。由此，绝缘体62中的接触孔CH的底面的部分被除去。其结果，绝缘体34部分地在各接触孔CH的底面露出。

对接触孔CH的底进行进一步的各向异性蚀刻。由此，各绝缘体34中的各接触孔CH的下方的部分被除去。由此，导电体23在各接触孔CH的底露出。在该蚀刻的期间，与接触孔CH重叠的支承柱HR也被部分地除去。被部分地除去了的支承柱HR的上表面与一个导电体23的上表面并排。

如参照图7描述的那样，支承柱HR不位于接触插塞CC的中央。因此，在用于将接触孔CH的底连接于导电体23的蚀刻时，能抑制接触孔CH的底与支承柱HR相接的面积。

如图27所示，接触孔CH由导电体填埋。由此，形成接触插塞CC。

通过形成绝缘体36的剩余部分、导电体60、接触插塞CV、导电体25以及绝缘体37，完成图8和图9所示的构造。

1.3.优点(效果)

根据第1实施方式，如以下描述的那样，能够提供包括了具有小面积的引出区域的存储装置。

图28表示参考用的存储装置的引出区域101。在引出区域101中，考虑与相当于第1实施方式的导电体23的导电体102相接的接触插塞103被配置为矩阵状。然而，当以存储装置的大容量化为目的而设置有许多导电体时，与大量的导电体相匹配地需要大量的接触插塞。因此，引出区域需要具有大的面积。

根据第1实施方式，接触插塞CC呈交错排列状分布。因此，接触插塞CC配置为比接触插塞103的配置稠密。由此，在接触插塞103和接触插塞CC的尺寸、特别是沿着xy面的截面积相同的情况下，为了配置相同数量的接触插塞103或者CC，所需要的引出区域HA1的面积比所需要的引出区域101的面积小。

根据第1实施方式，支承柱HR不位于接触插塞CC的中央。因此，在用于将接触孔CH的底连接于导电体23的蚀刻时，能抑制接触孔CH的底与支承柱HR相接的面积。由此，能抑制接触孔CH的底的沿着xy面的面的面积中的与导电体23相接的部分变小。这能将接触插塞CC与导电体23之间的电阻抑制为小。

2.第2实施方式

第2实施方式在接触插塞CC的沿着xy面的形状这一点与第1实施方式不同。

图29表示第2实施方式的存储装置的引出区域的一部分的平面布局的例子。图29表示与图7相同的区域，即沿着xy面表示两个部件SLT之间的区域的一部分。图29表示从沿着z轴的上方观察了包含导电体24的层的情况下的布局。

如图29所示，各接触插塞CC具有六边形状。例如，各接触插塞CC的某相对向的(实质上平行的)两条边沿着x轴延伸。其余的四条边与x轴以及y轴这两方相交。换言之，各接触插塞CC具有第1实施方式中的四边形状的接触插塞CC的形状的四个角被切除了的形状。由此，各接触插塞CC的顶点的位置比四边形状的接触插塞CC的顶点的位置更靠近中心。基于这样的形状，相邻的接触插塞CC的最小间隔大。相邻的接触插塞CC的最小间隔是将相邻的两个接触插塞CC各自的边缘连结的多条假想直线中的最短的假想直线的长度。基于接触插塞CC配置为与第1实施方式的配置相同、且具有六边形状，第2实施方式中的两个接触插塞CC的最小间隔是两个接触各自的相对的顶点之间的距离。

接触插塞CC的配置与第1实施方式中的配置相同，即呈交错排列状分布。

支承柱HR包括位于一个以上的接触插塞CC的4个顶点VX附近的区域的支承柱HR。4个顶点VX是接触插塞CC的沿着x轴延伸的两条边中的一方与其它边所成的两个顶点VX、和接触插塞CC的沿着x轴延伸的两条边中的另一方与其它边所成的两个顶点VX。支承柱HR例如位于各接触插塞CC的4个顶点VX附近的区域。

例如在沿着xy面进行观察的情况下，支承柱HR在4个顶点VX中的1～4个顶点VX附近，位于与接触插塞CC不重叠的区域。或者，在沿着xy面进行观察的情况下，支承柱HR被定位成包含4个顶点VX中的1～4个顶点VX。图29表示该例子。或者，在沿着xy面进行观察的情况下，支承柱HR在4个顶点VX中的1～4个顶点VX的附近，位于与接触插塞CC完全重叠的区域。

支承柱HR不位于一个以上的接触插塞CC、例如各接触插塞CC的中央。

对于支承柱HR的配置，只要位于1个以上的接触插塞CC的4个顶点VX中的一个以上的附近的区域、且不位于1个以上的接触插塞CC、例如各接触插塞CC的中央，则可以包括位于其它任意区域的支承柱HR。图29表示支承柱HR配置为矩阵状的例子。

根据第2实施方式，接触插塞CC配置为与第1实施方式的配置相同。另外，根据第2实施方式，与第1实施方式同样地，支承柱HR不位于接触插塞CC的中央。因此，能得到与第1实施方式相同的优点。

进一步，根据第2实施方式，如以下描述的那样，能够提供具有抑制了与设计以及设想的构造的差异的构造的存储装置。在通过参照第1实施方式的图12～图21描述的方法形成接触孔CH的情况下，在形成的过程中，绝缘体34、SM以及SM2的构造(以下有时称为“层叠构造”)的一部分可能产生具有高纵横比的状态。例如，图19的状态符合该状况，当以存储装置的大容量化为目的而设置有更多的导电体23时，纵横比更高。纵横比依赖于相邻的接触孔CH的距离。

根据第2实施方式，各接触插塞CC具有六边形状。接触插塞CC的最小间隔为一方的接触插塞CC的顶点VX与另一方的接触插塞CC的顶点VX之间的距离。因此，相邻的接触插塞CC的最小间隔大，比接触插塞CC为四边形状的情况下的相邻的接触插塞CC的最小间隔大。因此，在形成接触孔CH的过程中产生的层叠构造的一部分的纵横比比接触插塞CC为四边形状的情况下的层叠构造的一部分的纵横比小。由此，层叠构造的一部分稳定，至少比接触插塞CC为四边形状的情况稳定。这能抑制在制造存储装置1的过程中发生构造坍塌，其结果，能抑制所完成的存储装置1的构造与设计以及设想的构造不同。

如上述的那样，根据第2实施方式，基于接触插塞CC为与第1实施方式相同的配置，接触插塞CC的最小间隔为倾斜地排列的两个接触部各自的相对的顶点之间的距离。因此，接触插塞CC的相邻的两个行的距离比参考用的存储装置中的相邻的两个行的距离小。在此，相邻的两个接触插塞的行的距离为一方的接触插塞CC的行的y轴上的中央的坐标与另一方的接触插塞CC的行的y轴上的中央的坐标之差。基于接触插塞CC的最小间隔倾斜地排列，即使两个接触插塞CC的相邻的行的距离比参考用的存储装置的接触插塞103的相邻的行的距离小，也能够维持与参考用的存储装置的接触插塞103的最小间隔相同的最小间隔。由此，根据第2实施方式，接触插塞CC能够具有与参考用的存储装置中的接触插塞103的最小间隔同等的最小间隔，并且，配置为比参考用的存储装置中的接触插塞103稠密。即，根据第2实施方式，能够实现与参考用的存储装置同等的构造强度和具有比参考用的存储装置的引出区域101小的面积的引出区域HA这两者。

如图30所示，第2实施方式的接触插塞CC也可以沿着xy面而为圆形。

以上对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是意在限定发明的范围。这些实施方式能够以其它各种各样的方式来实施，能够在不脱离发明的宗旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围、宗旨内，同样包含在权利要求书所记载的发明及其等同的范围内。

Claims (17)

1.一种存储装置，具备：

多个第1导电体，其相互分离地沿着第1轴排列；

存储柱，其沿着所述第1轴延伸，与所述多个第1导电体相对向，包括半导体和将所述半导体包围的膜；以及

多个接触插塞，其沿着所述第1轴延伸，

所述多个接触插塞各自包括第2导电体和将所述第2导电体包围的第1绝缘体，

所述第1绝缘体位于所述多个第1导电体与所述第2导电体之间，

所述多个接触插塞各自在下表面与所述多个第1导电体中的不重复的一个第1导电体的上表面相接，

所述多个接触插塞包括第1接触插塞、第2接触插塞以及第3接触插塞，

所述第1接触插塞和所述第2接触插塞沿着与所述第1轴相交的第2轴而相邻地配置，

所述第3接触插塞在所述第2轴上位于所述第1接触插塞与所述第2接触插塞之间，在与所述第1轴以及所述第2轴正交的第3轴上配置在不同的位置。

2.根据权利要求1所述的存储装置，

所述多个接触插塞还包括第4接触插塞，

所述第3接触插塞和所述第4接触插塞沿着所述第2轴而相邻地配置，

所述第2接触插塞在所述第2轴上位于所述第3接触插塞与所述第4接触插塞之间。

3.根据权利要求1所述的存储装置，

所述多个接触插塞各自沿着包括所述第2轴和所述第3轴的第1面而具有六边形状。

4.根据权利要求3所述的存储装置，

还具备沿着所述第1轴延伸且将所述多个第1导电体贯穿的多个绝缘体，

所述多个绝缘体位于从所述多个接触插塞各自的形状的中心偏离了的区域。

5.根据权利要求4所述的存储装置，

所述多个绝缘体中的一个绝缘体沿着所述第1面而至少部分地与所述多个接触插塞中的一个接触插塞重叠。

6.根据权利要求5所述的存储装置，

所述多个绝缘体中的一个绝缘体沿着所述第1面而至少部分地与所述多个接触插塞的所述一个接触插塞的顶点重叠。

7.根据权利要求3所述的存储装置，还具备：

第2绝缘体，其沿着所述第1轴延伸，上端位于比所述多个第1导电体中的设置在最上层的导电体靠上方的位置，下端与所述多个第1导电体中的设置在最下层的导电体相接；和

多个第3绝缘体，其沿着所述第1轴延伸，上端与所述多个接触插塞中的一个接触插塞的下表面相接，下端与所述多个第1导电体中的设置在最下层的所述导电体相接，

所述多个第3绝缘体位于从所述多个接触插塞各自的形状的中心偏离了的区域。

8.根据权利要求7所述的存储装置，

所述多个第3绝缘体中的一个第3绝缘体沿着所述第1面而至少部分地与所述多个接触插塞中的一个接触插塞重叠。

9.根据权利要求8所述的存储装置，

所述多个第3绝缘体中的一个第3绝缘体沿着所述第1面而至少部分地与所述多个接触插塞中的所述一个接触插塞的顶点重叠。

10.根据权利要求1所述的存储装置，

所述多个接触插塞各自沿着包括所述第2轴和所述第3轴的第1面而具有圆形状。

11.根据权利要求10所述的存储装置，

还具备沿着所述第1轴延伸且将所述多个第1导电体贯穿的多个绝缘体，

所述多个绝缘体位于从所述多个接触插塞各自的形状的中心偏离了的区域。

12.根据权利要求11所述的存储装置，

所述多个绝缘体中的一个绝缘体沿着所述第1面而至少部分地与所述多个接触插塞中的一个接触插塞重叠。

13.根据权利要求10所述的存储装置，还具备：

第2绝缘体，其沿着所述第1轴延伸，上端位于比所述多个第1导电体中的设置在最上层的导电体靠上方的位置，下端与所述多个第1导电体中的设置在最下层的导电体相接；和

多个第3绝缘体，其沿着所述第1轴延伸，上端与所述多个接触插塞中的一个接触插塞的下表面相接，下端与所述多个第1导电体中的设置在最下层的所述导电体相接，

所述多个第3绝缘体位于从所述多个接触插塞各自的形状的中心偏离了的区域。

14.根据权利要求13所述的存储装置，

所述多个第3绝缘体中的一个第3绝缘体沿着所述第1面而至少部分地与所述多个接触插塞中的一个接触插塞重叠。

15.根据权利要求1所述的存储装置，

还具备沿着所述第1轴延伸且将所述多个第1导电体贯穿的多个绝缘体，

所述多个绝缘体位于从所述多个接触插塞各自的形状的中心偏离了的区域。

16.根据权利要求1所述的存储装置，

所述存储柱的所述膜具备：

第4绝缘体，其设置在所述半导体与所述第1导电体之间；

电荷蓄积膜，其设置在所述第4绝缘体与所述第1导电体之间；以及

第5绝缘体，其设置在所述电荷蓄积膜与所述第1导电体之间。

17.根据权利要求1所述的存储装置，还具备：

第2绝缘体，其沿着所述第1轴延伸，上端位于比所述多个第1导电体中的设置在最上层的导电体靠上方的位置，下端与所述多个第1导电体中的设置在最下层的导电体相接；和

多个第3绝缘体，其沿着所述第1轴延伸，上端与所述多个接触插塞中的一个接触插塞的下表面相接，下端与所述多个第1导电体中的设置在最下层的所述导电体相接，

所述多个第3绝缘体位于从所述多个接触插塞各自的形状的中心偏离了的区域。