CN116761461A - 显示基板及显示装置 - Google Patents
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Abstract
一种显示基板,包括:衬底基板、屏蔽层和电路结构层。衬底基板包括第一显示区域。屏蔽层和电路结构层设置在衬底基板的一侧且至少位于第一显示区域。电路结构层包括多个像素电路,至少一个像素电路包括多个晶体管。屏蔽层包括沿第一方向延伸的多个屏蔽走线,多个屏蔽走线沿第二方向依次排布,第一方向与第二方向交叉。至少一个屏蔽走线在衬底基板的正投影覆盖至少一个像素电路的至少一个晶体管的有源层在衬底基板的正投影。
Description
技术领域
本文涉及但不限于显示技术领域,尤指一种显示基板及显示装置。
背景技术
有机发光二极管(OLED,Organic Light Emitting Diode)和量子点发光二极管(QLED,Quantum-dot Light Emitting Diode)为主动发光显示器件,具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种显示基板及显示装置。
一方面,本公开实施例提供一种显示基板,包括:衬底基板、屏蔽层和电路结构层。衬底基板包括第一显示区域。屏蔽层和电路结构层设置在衬底基板的一侧且至少位于第一显示区域。电路结构层包括多个像素电路,至少一个像素电路包括多个晶体管。屏蔽层包括沿第一方向延伸的多个屏蔽走线,多个屏蔽走线沿第二方向依次排布,第一方向与第二方向交叉。至少一个屏蔽走线在衬底基板的正投影覆盖至少一个像素电路的至少一个晶体管的有源层在衬底基板的正投影。
在一些示例性实施方式中,所述至少一个屏蔽走线在所述衬底基板的正投影覆盖至少一个像素电路的驱动晶体管的有源层在所述衬底基板的正投影。
在一些示例性实施方式中,所述屏蔽层还包括:沿所述第二方向延伸的多个屏蔽连接线;所述多个屏蔽走线和所述多个屏蔽连接线形成网状结构;在所述第一方向上相邻的两个屏蔽连接线之间设置有至少一个像素电路。
在一些示例性实施方式中,所述多个屏蔽连接线在所述衬底基板的正投影与所述多个像素电路的晶体管的有源层在所述衬底基板的正投影不存在交叠。
在一些示例性实施方式中,所述衬底基板还包括:第二显示区域,所述第一显示区域位于所述第二显示区域的至少一侧;所述第二显示区域包括多个第二发光元件,所述第一显示区域包括多个第一发光元件。所述第一显示区域的多个像素电路包括:多个第一像素电路和多个第二像素电路,所述多个第二像素电路包括:多个第二有效像素电路和多个第二无效像素电路;至少一个第一像素电路与至少一个第一发光元件电连接,配置为驱动所述至少一个第一发光元件发光,至少一个第二有效像素电路与至少一个第二发光元件电连接,配置为驱动所述至少一个第二发光元件发光。所述屏蔽连接线在所述衬底基板的正投影与所述第二无效像素电路在所述衬底基板的正投影存在交叠。
在一些示例性实施方式中,在所述第一方向上,相邻两个第二像素电路之间设置有至少两个第一像素电路。
在一些示例性实施方式中,所述衬底基板还包括:位于所述第一显示区域外围的周边区域;所述周边区域设置有第一信号线。所述第一显示区域的多个屏蔽连接线至少包括:多个第一屏蔽连接线和多个第二屏蔽连接线;所述第一屏蔽连接线连接在相邻两个屏蔽走线之间;所述第二屏蔽连接线的一端与一个屏蔽走线连接,另一端与所述第一信号线连接。
在一些示例性实施方式中,所述周边区域还设置有第一电源线,所述第一电源线与所述第一信号线连接,配置为向所述第一信号线传输第一电源信号;所述第一电源线位于所述第一信号线远离所述衬底基板的一侧。
在一些示例性实施方式中,所述第一显示区域的电路结构层包括:设置在所述衬底基板上的半导体层、第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层,所述第一电源线与所述第一源漏金属层为同层结构。
在一些示例性实施方式中,所述屏蔽走线、屏蔽连接线和所述第一信号线为一体结构。
在一些示例性实施方式中,所述周边区域包括:位于所述第一显示区域一侧的绑定区域、位于所述第一显示区域和所述绑定区域之间的第一周边区域、以及位于所述第一显示区域其余侧的第二周边区域;所述第一信号线位于所述第一周边区域,所述第二屏蔽连接线位于所述第一显示区域靠近所述第一周边区域的边缘。
在一些示例性实施方式中,所述第一显示区域的多个屏蔽连接线还包括:多个第三屏蔽连接线,所述第三屏蔽连接线的一端与一个屏蔽走线连接,另一端向远离所述屏蔽走线的一侧延伸。所述第三屏蔽连接线位于所述第一显示区域靠近所述第二周边区域的边缘。
在一些示例性实施方式中,所述第一信号线包括:第一主体部、至少一个第一有效连接部和至少一个第一无效连接部。所述第一有效连接部和第一无效连接部从所述第一主体部向所述显示区域一侧延伸;所述第一有效连接部与第二屏蔽连接线连接;所述第一有效连接部和所述第一无效连接部间隔排布。
在一些示例性实施方式中,至少一个屏蔽连接线具有弯折形状。
另一方面,本公开实施例提供一种显示装置,包括如上所述的显示基板。
另一方面,本公开实施例提供一种显示基板的制备方法,用于制备如上所述的显示基板,包括:在衬底基板的第一显示区域依次形成屏蔽层和电路结构层。所述电路结构层包括多个像素电路,至少一个像素电路包括:多个晶体管;所述屏蔽层包括沿第一方向延伸的多个屏蔽走线,所述多个屏蔽走线沿第二方向依次排布,所述第一方向与所述第二方向交叉。至少一个屏蔽走线在所述衬底基板的正投影覆盖至少一个像素电路的至少一个晶体管的有源层在所述衬底基板的正投影。
在阅读并理解了附图和详细描述后,可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解,并且构成说明书的一部分,与本公开的实施例一起用于解释本公开的技术方案,并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例,目的只是示意说明本公开内容。
图1为本公开至少一实施例的显示基板的示意图;
图2为本公开至少一实施例的像素电路的等效电路图;
图3为图2提供的像素电路的工作时序图;
图4为本公开至少一实施例的第一显示区域的多个像素电路的排布示意图;
图5为本公开至少一实施例的第一显示区域的屏蔽层的示意图;
图6为本公开至少一实施例的第一显示区域的膜层结构示意图;
图7为图5中区域S1的局部俯视示意图;
图8为图7中沿P-P’方向的局部剖面示意图;
图9A为图7中形成屏蔽层后的第一显示区域的示意图;
图9B为图7中形成半导体层后的第一显示区域的示意图;
图9C为图7中形成第一栅金属层后的第一显示区域的示意图;
图9D为图7中形成第二栅金属层后的第一显示区域的示意图;
图9E为图7中形成第四绝缘层后的第一显示区域的示意图;
图9F为图7中形成第一源漏金属层后的第一显示区域的示意图;
图9G为图7中形成第五绝缘层后的第一显示区域的示意图;
图9H为图7中形成第二源漏金属层后的第一显示区域的示意图;
图9I为图7中形成第六绝缘层后的第一显示区域的示意图;
图9J为图7中形成导电连接层后的第一显示区域的示意图;
图9K为图7中形成第七绝缘层后的第一显示区域的示意图;
图10为图5中区域S2的局部膜层示意图;
图11为本公开至少一实施例的显示基板的周边区域的局部结构示意图;
图12为图11中区域S3的局部膜层示意图;
图13为图12中的屏蔽层和半导体层的示意图;
图14为图11中区域S4的局部膜层示意图;
图15为图11中的屏蔽层的局部示意图;
图16为本公开至少一实施例的显示装置的示意图。
具体实施方式
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实,就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此,本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下,本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中,有时为了明确起见,夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此,本公开的一个方式并不一定限定于该尺寸,附图中一个或多个部件的形状和大小不反映真实比例。此外,附图示意性地示出了理想的例子,本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置,而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中,为了方便起见,使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系,仅是为了便于描述本说明书和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此,不局限于在说明书中说明的词句,根据情况可以适当地更换。
在本说明书中,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解。例如,可以是固定连接,或可拆卸连接,或一体地连接;可以是机械连接,或连接;可以是直接相连,或通过中间件间接相连,或两个元件内部的连通。对于本领域的普通技术人员而言,可以根据情况理解上述术语在本公开中的含义。
在本说明书中,“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输,就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线,而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中,晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域,并且电流能够流过漏极、沟道区域以及源极。在本说明书中,沟道区域是指电流主要流过的区域。
在本说明书中,第一极可以为漏极、第二极可以为源极,或者第一极可以为源极、第二极可以为漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下,“源极”及“漏极”的功能有时互相调换。因此,在本说明书中,“源极”和“漏极”可以互相调换。另外,栅极还可以称为控制极。
在本说明书中,“平行”是指两条直线形成的角度为-10°以上且10°以下的状态,因此,也包括该角度为-5°以上且5°以下的状态。另外,“垂直”是指两条直线形成的角度为80°以上且100°以下的状态,因此,也包括85°以上且95°以下的角度的状态。
本公开中的“光透过率”指的是光线透过介质的能力,是透过透明或半透明体的光通量与其入射光通量的百分率。
本公开中的“约”、“大致”,是指不严格限定界限,允许工艺和测量误差范围内的情况。在本公开中,“大致相同”可以是指数值相差10%以内的情况。
本公开实施例提供一种显示基板,包括:衬底基板、屏蔽层和电路结构层。衬底基板包括第一显示区域。屏蔽层和电路结构层设置在衬底基板的一侧且至少位于第一显示区域。电路结构层包括多个像素电路,至少一个像素电路包括多个晶体管。屏蔽层包括沿第一方向延伸的多个屏蔽走线,多个屏蔽走线沿第二方向依次排布。第一方向与第二方向交叉。至少一个屏蔽走线在衬底基板的正投影覆盖至少一个像素电路的至少一个晶体管的有源层在衬底基板的正投影。
本实施例提供的显示基板利用沿第一方向延伸且沿第二方向排布的多个屏蔽走线可以对像素电路的晶体管起到屏蔽作用,以确保晶体管的特性稳定性,而且,可以增加第一显示区域的透过率,例如可以保证第一显示区域的指纹透过率,从而确保显示基板的显示和触控性能。
在一些示例性实施方式中,至少一个屏蔽走线在衬底基板的正投影覆盖至少一个像素电路的驱动晶体管的有源层在衬底基板的正投影。在本示例中,通过设置屏蔽走线对驱动晶体管的有源层进行遮挡,可以确保驱动晶体管的特性稳定。然而,本实施例对此并不限定。在另一些示例中,屏蔽走线可以对像素电路的多个晶体管的有源层进行遮挡,或者对像素电路的开关晶体管的有源层进行遮挡。
在一些示例性实施方式中,屏蔽层还可以包括:沿第二方向延伸的多个屏蔽连接线。多个屏蔽走线和多个屏蔽连接线形成网状结构。在第一方向上相邻的两个屏蔽连接线之间设置有至少一个像素电路。在本示例中,通过设置具有网状结构的屏蔽层,可以保证屏蔽层的信号均一性,而且可以节省屏蔽层占用的空间,从而提高指纹透过率。
在一些示例性实施方式中,多个屏蔽连接线在衬底基板的正投影与多个像素电路的晶体管的有源层在衬底基板的正投影不存在交叠。在本示例中,屏蔽连接线起到屏蔽走线之间的信号传输作用,不对晶体管的有源层进行遮挡,可以避免对像素电路产生影响。
在一些示例性实施方式中,衬底基板还可以包括:第二显示区域。第一显示区域位于第二显示区域的至少一侧。第二显示区域包括多个第二发光元件,第一显示区域包括多个第一发光元件。第一显示区域的多个像素电路包括:多个第一像素电路和多个第二像素电路,多个第二像素电路包括:多个第二有效像素电路和多个第二无效像素电路。至少一个第一像素电路与至少一个第一发光元件电连接,配置为驱动至少一个第一发光元件发光,至少一个第二有效像素电路与至少一个第二发光元件电连接,配置为驱动至少一个第二发光元件发光。屏蔽连接线在衬底基板的正投影与第二无效像素电路在衬底基板的正投影存在交叠。本示例的显示基板可以为具有屏下摄像功能的显示基板。然而,本实施例对此并不限定。例如,本实施例的显示基板可以为窄边框的显示基板或者高分辨率显示基板等采用压缩像素电路方案的显示基板。此类显示基板通过对像素电路进行压缩以合理排布所需空间,但是此类采用压缩像素电路方案的显示基板难以再通过电路压缩来节省出用于屏下指纹的透光空间,本示例通过设计网状结构的屏蔽层,可以满足屏下指纹对透过率的需求。
在一些示例性实施方式中,在第一方向上,相邻两个第二像素电路之间可以设置有至少两个第一像素电路。例如,第一方向上相邻两个第二像素电路之间可以设置有两个或两个以上(例如三个)的第一像素电路。然而,本实施例对此并不限定。
在一些示例性实施方式中,衬底基板还可以包括:位于第一显示区域外围的周边区域,周边区域设置有第一信号线。第一显示区域的多个屏蔽连接线至少包括:多个第一屏蔽连接线和多个第二屏蔽连接线。第一屏蔽连接线连接在相邻两个屏蔽走线之间。第二屏蔽连接线的一端与一个屏蔽走线连接,另一端与第一信号线连接。在本示例中,利用周边区域的第一信号线给屏蔽走线提供稳定的第一信号,以确保屏蔽层的屏蔽性能。例如,第一信号可以为高电位的第一电源信号,或者,可以为其他直流电源信号。然而,本实施例对此并不限定。
在一些示例性实施方式中,周边区域还设置有第一电源线,第一电源线与第一信号线连接,配置为向第一信号线传输第一电源信号。第一电源线位于第一信号线远离衬底基板的一侧。例如,第一显示区域的电路结构层可以包括:设置在衬底基板上的半导体层、第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层;第一电源线与第一源漏金属层可以为同层结构。然而,本实施例对此并不限定。
下面通过一些示例对本实施例的方案进行举例说明。
图1为本公开至少一实施例的显示基板的示意图。在一些示例性实施方式中,如图1所示,本实施例的显示基板可以包括:显示区域AA和围绕在显示区域AA外围的周边区域BB。显示基板的显示区域AA可以包括:第一显示区域A1和第二显示区域A2,第一显示区域A1至少部分围绕第二显示区域A2。在本示例中,第一显示区域A1围绕在第二显示区域A2的四周。
在一些示例性实施方式中,如图1所示,第二显示区域A2为透光显示区,还可以称为屏下摄像头(UDC,Under Display Camera)区域;第一显示区域A1为非透光显示区,还可以称为正常显示区。例如,感光传感器(如,摄像头等硬件)在显示基板上的正投影可以位于显示基板的第二显示区域A2内。在一些示例中,如图1所示,第二显示区域A2可以为圆形,感光传感器在显示基板上的正投影的尺寸可以小于或等于第二显示区域A2的尺寸。然而,本实施例对此并不限定。在另一些示例中,第二显示区域A2可以为矩形,感光传感器在显示基板上的正投影的尺寸可以小于或等于第二显示区域A2的内切圆的尺寸。
在一些示例性实施方式中,如图1所示,第二显示区域A2可以位于显示区域AA的顶部正中间位置。第一显示区域A1可以围绕在第二显示区域A2的四周。然而,本实施例对此并不限定。例如,第二显示区域A2可以位于显示区域AA的左上角或者右上角等其他位置。例如,第一显示区域A1可以围绕在第二显示区域A2的至少一侧。
在一些示例性实施方式中,如图1所示,显示区域AA可以为矩形,例如圆角矩形。第二显示区域A2可以为圆形或椭圆形。然而,本实施例对此并不限定。例如,第二显示区A2可以为矩形、半圆形、五边形等其他形状。
在一些示例性实施方式中,显示区域AA设置有多个子像素。至少一个子像素包括像素电路和发光元件。像素电路配置为驱动所连接的发光元件。例如,像素电路配置为提供驱动电流以驱动发光元件发光。像素电路可以包括多个晶体管和至少一个电容,例如,像素电路可以为3T1C(即3个晶体管和1个电容)结构、7T1C(即7个晶体管和1个电容)结构、5T1C(即5个晶体管和1个电容)结构、8T1C(即8个晶体管和1个电容)结构或者8T2C(即8个晶体管和2个电容)结构等。在一些示例中,发光元件可以为有机发光二极管(OLED),发光元件在其对应的像素电路的驱动下发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可根据需要而定。在一些示例中,发光元件可以包括:阳极、阴极以及位于阳极和阴极之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而,本实施例对此并不限定。
在一些示例性实施方式中,显示区域的一个像素单元可以包括三个子像素,三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而,本实施例对此并不限定。在一些示例中,一个像素单元可以包括四个子像素,四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
在一些示例性实施方式中,发光元件的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时,三个子像素的发光元件可以采用水平并列、竖直并列或品字方式排列;一个像素单元包括四个子像素时,四个子像素的发光元件可以采用水平并列、竖直并列或正方形方式排列。然而,本实施例对此并不限定。
图2为本公开至少一实施例的像素电路的等效电路图。图3为图2提供的像素电路的工作时序图。本示例性实施例的像素电路以7T1C结构为例进行说明。然而,本实施例对此并不限定。
在一些示例性实施方式中,如图2所示,本示例的像素电路包括六个开关晶体管(T1、T2、T4至T7)、一个驱动晶体管T3和一个存储电容Cst。六个开关晶体管分别为数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6、第一复位晶体管T1、以及第二复位晶体管T7。发光元件EL包括阳极、阴极和设置在阳极和阴极之间的有机发光层。
在一些示例性实施方式中,驱动晶体管和六个开关晶体管可以是P型晶体管,或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程,减少显示基板的工艺难度,提高产品的良率。在一些可能的实现方式中,驱动晶体管和六个开关晶体管可以包括P型晶体管和N型晶体管。
在一些示例性实施方式中,驱动晶体管和六个开关晶体管可以采用低温多晶硅薄膜晶体管,或者可以采用氧化物薄膜晶体管,或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS,Low TemperaturePoly-Silicon),氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点,氧化物薄膜晶体管具有漏电流低等优点,将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上,形成低温多晶氧化物(LTPO,Low Temperature Polycrystalline Oxide)显示基板,可以利用两者的优势,可以实现低频驱动,可以降低功耗,可以提高显示品质。
在一些示例性实施方式中,如图2所示,显示基板包括扫描线GL、数据线DL、第一电源线PL1、第二电源线PL2、发光控制线EML、第一初始信号线INIT1、第二初始信号线INIT2、第一复位控制线RST1和第二复位控制线RST2。在一些示例中,第一电源线PL1配置为向像素电路提供恒定的第一电源信号VDD,第二电源线PL2配置为向像素电路提供恒定的第二电源信号VSS,并且第一电源信号VDD大于第二电源信号VSS。扫描线GL配置为向像素电路提供扫描信号SCAN,数据线DL配置为向像素电路提供数据信号DATA,发光控制线EML配置为向像素电路提供发光控制信号EM,第一复位控制线RST1配置为向像素电路提供第一复位控制信号RESET1,第二复位控制线RST2配置为向像素电路提供第二复位控制信号RESET2。在一些示例中,在第n行像素电路中,第一复位控制线RST1可以与第n-1行像素电路的扫描线GL电连接,以被输入扫描信号SCAN(n-1),即第一复位控制信号RESET1(n)与扫描信号SCAN(n-1)相同。第二复位控制线RST2可以与第n行像素电路的扫描线GL电连接,以被输入扫描信号SCAN(n),即第二复位控制信号RESET2(n)与扫描信号SCAN(n)相同。在一些示例中,第n行像素电路所电连接的第二复位控制线RST2与第n+1行像素电路所电连接的第一复位控制线RST1可以为一体结构。如此,可以减少显示基板的信号线,实现显示基板的窄边框设计。然而,本实施例对此并不限定。
在一些示例性实施方式中,第一初始信号线INIT1配置为向像素电路提供第一初始信号,第二初始信号线INIT2配置为向像素电路提供第二初始信号。例如,第一初始信号可以不同于第二初始信号。第一初始信号和第二初始信号可以为恒压信号,其大小例如可以介于第一电源信号VDD和第二电源信号VSS之间,但不限于此。在另一些示例中,第一初始信号与第二初始信号可以相同,可以仅设置第一初始信号线来提供第一初始信号。
在一些示例性实施方式中,如图2所示,驱动晶体管T3与发光元件EL电连接,并在扫描信号SCAN、数据信号DATA、第一电源信号VDD、第二电源信号VSS等信号的控制下输出驱动电流以驱动发光元件EL发光。数据写入晶体管T4的栅极与扫描线GL电连接,数据写入晶体管T4的第一极与数据线DL电连接,数据写入晶体管T4的第二极与驱动晶体管T3的第一极电连接。阈值补偿晶体管T2的栅极与扫描线GL电连接,阈值补偿晶体管T2的第一极与驱动晶体管T3的栅极电连接,阈值补偿晶体管T2的第二极与驱动晶体管T3的第二极电连接。第一发光控制晶体管T5的栅极与发光控制线EML电连接,第一发光控制晶体管T5的第一极与第一电源线PL1电连接,第一发光控制晶体管T5的第二极与驱动晶体管T3的第一极电连接。第二发光控制晶体管T6的栅极与发光控制线EML电连接,第二发光控制晶体管T6的第一极与驱动晶体管T3的第二极电连接,第二发光控制晶体管T6的第二极与发光元件EL的阳极电连接。第一复位晶体管T1与驱动晶体管T3的栅极电连接,并配置为对驱动晶体管T3的栅极进行复位,第二复位晶体管T7与发光元件EL的阳极电连接,并配置为对发光元件EL的阳极进行复位。第一复位晶体管T1的栅极与第一复位控制线RST1电连接,第一复位晶体管T1的第一极与第一初始信号线INIT1电连接,第一复位晶体管T1的第二极与驱动晶体管T3的栅极电连接。第二复位晶体管T7的栅极与第二复位控制线RST2电连接,第二复位晶体管T7的第一极与第二初始信号线INIT2电连接,第二复位晶体管T7的第二极与发光元件EL的阳极电连接。存储电容Cst的第一电容极板与驱动晶体管T3的栅极电连接,存储电容Cst的第二电容极板与第一电源线PL1电连接。
在本示例中,第一节点N1为存储电容Cst、第一复位晶体管T1、驱动晶体管T3和阈值补偿晶体管T2的连接点,第二节点N2为第一发光控制晶体管T5、数据写入晶体管T4和驱动晶体管T3的连接点,第三节点N3为驱动晶体管T3、阈值补偿晶体管T2和第二发光控制晶体管T6的连接点,第四节点N4为第二发光控制晶体管T6、第二复位晶体管T7和发光元件EL的连接点。
下面参照图3对图2示意的像素电路的工作过程进行说明。以图2所示的像素电路包括的多个晶体管均为P型晶体管为例进行说明。
在一些示例性实施方式中,如图3所示,在一帧显示时间段,像素电路的工作过程包括:第一阶段P1、第二阶段P2和第三阶段P3。
第一阶段P1,称为复位阶段。第一复位控制线RST1提供的第一复位控制信号RESET1为低电平信号,使第一复位晶体管T1导通,第一初始信号线INIT1提供的第一初始信号被提供至第一节点N1,对第一节点N1进行初始化,清除存储电容Cst中原有数据电压。扫描线GL提供的扫描信号SCAN为高电平信号,发光控制线EML提供的发光控制信号EM为高电平信号,使数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6以及第二复位晶体管T7断开。此阶段发光元件EL不发光。
第二阶段P2,称为数据写入阶段或者阈值补偿阶段。扫描线GL提供的扫描信号SCAN为低电平信号,第一复位控制线RST1提供的第一复位控制信号RESET1和发光控制线EML提供的发光控制信号EM均为高电平信号,数据线DL输出数据信号DATA。此阶段由于存储电容Cst的第一电容极板为低电平,因此,驱动晶体管T3导通。扫描信号SCAN为低电平信号,使阈值补偿晶体管T2、数据写入晶体管T4和第二复位晶体管T7导通。阈值补偿晶体管T2和数据写入晶体管T4导通,使得数据线DL输出的数据电压Vdata经过第二节点N2、导通的驱动晶体管T3、第三节点N3、导通的阈值补偿晶体管T2提供至第一节点N1,并将数据线DL输出的数据电压Vdata与驱动晶体管T3的阈值电压之差充入存储电容Cst,存储电容Cst的第一电容极板(即第一节点N1)的电压为Vdata-|Vth|,其中,Vdata为数据线DL输出的数据电压,Vth为驱动晶体管T3的阈值电压。第二复位晶体管T7导通,使得第二初始信号线INIT2提供的第二初始信号提供至发光元件EL的阳极,对发光元件EL的阳极进行初始化(复位),清空其内部的预存电压,完成初始化,确保发光元件EL不发光。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号,使第一复位晶体管T1断开。发光控制信号线EML提供的发光控制信号EM为高电平信号,使第一发光控制晶体管T5和第二发光控制晶体管T6断开。
第三阶段P3,称为发光阶段。发光控制信号线EML提供的发光控制信号EM为低电平信号,扫描线GL提供的扫描信号SCAN和第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号。发光控制信号线EML提供的发光控制信号EM为低电平信号,使第一发光控制晶体管T5和第二发光控制晶体管T6导通,第一电源线PL1输出的第一电压信号VDD通过导通的第一发光控制晶体管T5、驱动晶体管T3和第二发光控制晶体管T6向发光元件EL的阳极提供驱动电压,驱动发光元件EL发光。
在像素电路驱动过程中,流过驱动晶体管T3的驱动电流由其栅极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|,因而驱动晶体管T3的驱动电流为:
I=K×(Vgs-Vth)2=K×[(VDD-Vdata+|Vth|)-Vth]2=K×[VDD-Vdata]2。
其中,I为流过驱动晶体管T3的驱动电流,也就是驱动发光元件EL的驱动电流,K为常数,Vgs为驱动晶体管T3的栅极和第一极之间的电压差,Vth为驱动晶体管T3的阈值电压,Vdata为数据线DL输出的数据电压,VDD为第一电源线PL1输出的第一电压信号。
由上式中可以看到流经发光元件EL的电流与驱动晶体管T3的阈值电压无关。因此,本实施例的像素电路可以较好地补偿驱动晶体管T3的阈值电压。
在一些示例性实施方式中,第二显示区域A2设置有多个第二发光元件,第一显示区域A1设置有多个第一发光元件和多个像素电路。第一显示区域A1的多个像素电路可以包括:多个第一像素电路和多个第二像素电路。多个第二像素电路可以包括:多个第二有效像素电路和多个第二无效(Dummy)像素电路。多个第一像素电路中的至少一个第一像素电路与至少一个第一发光元件电连接,配置为驱动至少一个第一发光元件发光。至少一个第二有效像素电路与至少一个第二发光元件电连接,配置为驱动至少一个第二发光元件发光。在本示例中,仅在第一显示区域A1设置像素电路,第二显示区域A2不设置像素电路,可以提高第二显示区域A2的光透过率。
图4为本公开至少一实施例的第一显示区域的多个像素电路的排布示意图。在本示例中,沿第一方向F1依次排布的多个像素电路可以称为一行像素电路,沿第二方向F2依次排布的多个像素电路可以称为一列像素电路。
在一些示例性实施方式中,如图4所示,第一显示区域A1的多个像素电路可以包括:多个第一像素电路11和多个第二像素电路12。多个第二像素电路11可以包括多个第二有效像素电路和多个第二无效像素电路。第一显示区域A1的至少一个第二有效像素电路可以通过透明导电线与第二显示区域A2的至少一个第二发光元件电连接。第一显示区域A1的至少一个第二有效像素电路在衬底基板的正投影与第二显示区域A2的至少一个第二发光元件在衬底基板的正投影不存在交叠。例如,第二有效像素电路与第二发光元件可以为一对一或者一对多的关系。第一显示区域A1的至少一个第一像素电路与至少一个第一发光元件电连接。第一显示区域A1的至少一个第一像素电路在衬底基板的正投影与至少一个第一发光元件在衬底基板的正投影至少部分交叠。例如,第一像素电路与第一发光元件可以为一对一的关系。第一显示区域A1的第二无效像素电路与第一显示区域A1的第一发光元件和第二显示区域A2的第二发光元件均没有电性连接。
在一些示例性实施方式中,如图4所示,沿第一方向F1排布的多个第一像素电路11之间设置有至少一个第二像素电路12。第二像素电路12可以排布在多列第一像素电路11之间。例如,每两列第一像素电路11之间设置一列第二像素电路12;即,在第一方向F1上,相邻两个第二像素电路12之间设置有两个第一像素电路11。相较于仅设置第一像素电路的第一显示区域,本示例性实施方式将原来的每两列第一像素电路通过沿第一方向F1压缩,从而新增一列第二像素电路12的排布空间,且压缩前的两列像素电路和压缩后的三列像素电路所占用的空间是相同的。然而,本实施例对此并不限定。例如,可以将原来的每三列第一像素电路通过沿第一方向压缩,从而增加一列第二像素电路的排布空间,且压缩前的三列像素电路和压缩后的四列像素电路所占用的空间是相同的。
图5为本公开至少一实施例的第一显示区域的屏蔽层的示意图。图6为本公开至少一实施例的第一显示区域的膜层结构示意图。
在一些示例性实施方式中,如图5和图6所示,在垂直于显示基板的方向上,第一显示区域A1可以包括:衬底基板20、依次设置在衬底基板20上的屏蔽层21、显示结构层、封装层24和触控结构层25。显示结构层可以包括叠设的电路结构层22和发光结构层23。第一显示区域A1的电路结构层21可以包括多个像素电路。第一显示区域A1的发光结构层23可以包括多个第一发光元件。通过设置屏蔽层21对像素电路的至少一个晶体管进行遮挡,可以保证晶体管特性的稳定性。
在一些示例性实施方式中,如图6所示,触控结构层25可以设置在封装层24上,形成触控结构在薄膜封装上(Touch on Thin Film Encapsulation,简称Touch on TFE)的结构,显示结构和触控结构集成在一起,具有轻薄、可折叠等优点,可以满足柔性折叠、窄边框等产品需求。Touch on TFE结构主要包括柔性多层覆盖表面式(FMLOC,Flexible Multi-Layer On Cell)结构和柔性单层覆盖表面式(FSLOC,Flexible Single-Layer On Cell)结构。FMLOC结构是基于互容检测的工作原理,一般采用两层金属形成驱动(Tx)电极和感应(Rx)电极,集成电路(IC)通过检测驱动电极和感应电极间的互容来实现触控动作。FSLOC结构是基于自容(或电压)检测的工作原理,一般采用单层金属形成触控电极,集成电路通过检测触控电极自容(或电压)来实现触控动作。
在一些示例性实施方式中,如图5和图6所示,屏蔽层21可以位于第一显示区域A1,第二显示区域A2可以不设置屏蔽层,以确保第二显示区域A2的光透过率。第一显示区域A1的屏蔽层21可以包括:多个沿第一方向F1延伸的屏蔽走线210和沿第二方向F2延伸的多个屏蔽连接线。多个屏蔽走线210可以沿第二方向F2依次排布。其中,第一方向F1与第二方向F2交叉,例如,第一方向F1可以垂直于第二方向F2。一个屏蔽走线210在衬底基板的正投影可以与一行像素电路在衬底基板的正投影存在交叠。多个屏蔽连接线可以包括:多个第一屏蔽连接线211、多个第二屏蔽连接线212和多个第三屏蔽连接线213。第一屏蔽连接线211连接在相邻两个屏蔽走线210之间。第二屏蔽连接线212的一端与屏蔽走线210连接,另一端与周边区域BB的第一信号线连接。第三屏蔽连接线213的一端与屏蔽走线210连接,另一端向远离所连接的屏蔽走线210的一侧延伸。在本示例中,第一屏蔽连接线211的两端均与屏蔽走线210连接,第二屏蔽连接线212和第三屏蔽连接线213仅一端与屏蔽走线210连接,第二屏蔽连接线212的另一端与第一信号线连接,以实现屏蔽走线210接收第一信号(例如第一电源信号),第三屏蔽连接线213的另一端没有电连接。
在本示例中,屏蔽走线210和屏蔽连接线形成网状结构,可以降低负载,提高第一信号在屏蔽层的均一性,从而确保屏蔽层的屏蔽性能。而且,通过在第一显示区域设置网状结构的屏蔽层可以保证第一显示区域的指纹透过率,以保证显示基板的触控效果。例如,本示例提供的显示基板的指纹透过率可以大于或等于2%,从而保证指纹识别效果。
在一些示例性实施方式中,如图5所示,第一屏蔽连接线211沿第一方向F1依次排布。相邻两个屏蔽走线210之间通过多个第一屏蔽连接线211电连接。沿第二方向F2排布的多个第一屏蔽连接线211可以对齐,即排布在一列。第二屏蔽连接线212和第三屏蔽连接线213在第二方向F2上可以均与第一屏蔽连接线211对齐。或者,沿第二方向F2相邻的两行第一屏蔽连接线211在第二方向F2上可以错位。第二屏蔽连接线212和第三屏蔽连接线213在第二方向F2上可以与第一屏蔽连接线211存在错位。然而,本实施例对此并不限定。
在一些示例性实施方式中,如图5所示,屏蔽走线210在第二显示区域A2可以断开。第二显示区域A2不设置屏蔽走线和屏蔽连接线。在另一些示例中,排布在第二显示区域A2周边的屏蔽走线可以通过围绕第二显示区域A2的屏蔽连接线电连接。例如,第二显示区域A2外围可以设置环形的屏蔽连接线,该环形的屏蔽连接线可以将由于第二显示区域A2而断开的屏蔽走线210进行连接。然而,本实施例对此并不限定。
图7为图5中区域S1的局部俯视示意图。图8为图7中沿P-P’方向的局部剖面示意图。
在一些示例性实施方式中,如图7和图8所示,在垂直于显示基板的方向上,第一显示区域A1可以包括:衬底基板20、依次设置在衬底基板20上的屏蔽层21、电路结构层22以及发光结构层。电路结构层22可以包括:依次设置的半导体层220、第一栅金属层221、第二栅金属层222、第一源漏金属层223、第二源漏金属层224和导电连接层225。屏蔽层21和半导体层220之间设置有第一绝缘层201,半导体层220和第一栅金属层221之间设置有第二绝缘层202,第一栅金属层221和第二栅金属层222之间设置有第三绝缘层203,第二栅金属层222和第一源漏金属层223之间设置有第四绝缘层204,第一源漏金属层223和第二源漏金属层224之间设置有第五绝缘层205,第二源漏金属层224和导电连接层225之间设置有第六绝缘层206。导电连接层225远离衬底基板20一侧设置有第七绝缘层207。在一些示例中,第一绝缘层201至第四绝缘层204可以均为无机绝缘层,第五绝缘层205至第七绝缘层207可以为有机绝缘层。然而,本实施例对此并不限定。在一些示例中,发光结构层可以包括:阳极层231、像素定义层、有机发光层和阴极层。在发光结构层远离衬底基板20一侧可以设置有封装层和触控结构层。
图9A为图7中形成屏蔽层后的第一显示区域的示意图。图9B为图7中形成半导体层后的第一显示区域的示意图。图9C为图7中形成第一栅金属层后的第一显示区域的示意图。图9D为图7中形成第二栅金属层后的第一显示区域的示意图。图9E为图7中形成第四绝缘层后的第一显示区域的示意图。图9F为图7中形成第一源漏金属层后的第一显示区域的示意图。图9G为图7中形成第五绝缘层后的第一显示区域的示意图。图9H为图7中形成第二源漏金属层后的第一显示区域的示意图。图9I为图7中形成第六绝缘层后的第一显示区域的示意图。图9J为图7中形成导电连接层后的第一显示区域的示意图。图9K为图7中形成第七绝缘层后的第一显示区域的示意图。
在一些示例性实施方式中,如图7所示,第一显示区域A1可以包括在第一方向F1上间隔排布的第一电路区A11和第二电路区A12。第一电路区A11设置有多列第一像素电路(例如,两列第一像素电路),第二电路区A12设置有一列第二像素电路(例如包括多个第二无效像素电路)。图7以及图9A至图9中示意了第一电路区A11和第二电路区A12的两行像素电路。下面以第一电路区A11的一个第一像素电路为例进行说明。
在一些示例性实施方式中,如图7至图9A所示,第一显示区域A1的屏蔽层21可以包括:多个沿第一方向F1延伸的屏蔽走线210和沿第二方向F2延伸的多个屏蔽连接线(例如,第一屏蔽连接线211)。第一屏蔽连接线211连接在相邻两个屏蔽走线210之间。相邻两个屏蔽走线210之间通过多个第一屏蔽连接线211连接。如图9A所示,第一屏蔽连接线211位于第二电路区A12,第一电路区A11可以不设置第一屏蔽连接线211。第一屏蔽连接线211具有弯折形状。第一屏蔽连接线211在衬底基板的正投影可以为曲线。通过第一屏蔽连接线211对相邻屏蔽走线210进行连接,可以节省空间以满足指纹透过率需求。屏蔽走线210可以设置在第一电路区A11和第二电路区A12。屏蔽走线210可以为沿第一方向F1延伸的条状结构。屏蔽走线210的宽度可以大于第一屏蔽连接线211的宽度。在本公开中,“宽度”可以指在走线的延伸平面内,走线在延伸方向的垂直方向的长度。
在一些示例性实施方式中,如图7至图9B所示,第一显示区域A1的半导体层220可以至少包括:多个像素电路的多个晶体管的有源层(例如包括:第一像素电路的第一复位晶体管T1的有源层310、阈值补偿晶体管T2的有源层320、驱动晶体管T3的有源层330、数据写入晶体管T4的有源层340、第一发光控制晶体管T5的有源层350、第二发光控制晶体管T6的有源层360以及第二复位晶体管T7的有源层370)。在本示例中,一个像素电路的七个晶体管的有源层可以为一体结构。然而,本实施例对此并不限定。
在一些示例性实施方式中,如图9B所示,屏蔽层的屏蔽走线210在衬底基板20的正投影可以覆盖一行像素电路的驱动晶体管T3的有源层330在衬底基板20的正投影。第一屏蔽连接线211在衬底基板20的正投影与半导体层220在衬底基板20的正投影可以不存在交叠。在本示例中,利用屏蔽走线对驱动晶体管的有源层进行遮挡,可以确保驱动晶体管的稳定性。第一屏蔽连接线没有对其余晶体管的有源层进行遮挡,可以改善指纹透过率。利用第一屏蔽连接线对屏蔽走线进行连接,可以降低负载,并改善屏蔽层的信号均一性。
在一些示例性实施方式中,如图7至图9C所示,第一显示区域A1的第一栅金属层221可以至少包括:多个像素电路的多个晶体管的栅极(例如包括:第一像素电路的第一复位晶体管T1的栅极311、阈值补偿晶体管T2的栅极321a和321b、驱动晶体管T3的栅极331、数据写入晶体管T4的栅极341、第一发光控制晶体管T5的栅极351、第二发光控制晶体管T6的栅极361以及第二复位晶体管T7的栅极371)和存储电容的第一电容极板(例如包括:第一像素电路的存储电容Cst的第一电容极板381)、第一复位控制线(例如,第一复位控制线RST1(i)和RST1(i+1))、扫描线(例如扫描线GL(i)和GL(i+1))以及发光控制线(例如发光控制线EML(i-1)和EML(i))。第一复位控制线、扫描线和发光控制线均沿第一方向F1延伸。发光控制线EML(i-1)、第一复位控制线RST1(i)、扫描线GL(i)、发光控制线EML(i)、第一复位控制线RST1(i+1)和扫描线GL(i+1)沿第二方向F2依次排布。其中,i为整数。
在一些示例性实施方式中,如图9C所示,第一复位控制线RST1(i)可以与本行像素电路的第一复位晶体管的栅极311、上一行像素电路的第二复位晶体管的栅极为一体结构。第一复位控制线RST1(i+1)可以与本行像素电路的第二复位晶体管T7的栅极371和下一行像素电路的第一复位晶体管的栅极为一体结构。扫描线GL(i)可以与本行像素电路的数据写入晶体管T4的栅极341和阈值补偿晶体管T2的栅极321a和321b为一体结构。发光控制线EML(i)可以与本行像素电路的第一发光控制晶体管T5的栅极351和第二发光控制晶体管T6的栅极361为一体结构。像素电路的存储电容Cst的第一电容极板381和驱动晶体管T3的栅极331可以为一体结构。然而,本实施例对此并不限定。
在一些示例性实施方式中,如图7至图9D所示,第一显示区域A1的第二栅金属层222可以至少包括:多个像素电路的存储电容的第二电容极板(例如,第一像素电路的存储电容Cst的第二电容极板382)、第一初始信号线(例如,第一初始信号线INIT1(i)和INIT1(i+1))和第二初始信号线(例如,第二初始信号线INIT2(i-1)和INIT2(i))。第一初始信号线和第二初始信号线均沿第一方向F1延伸。第二初始信号线INIT2(i-1)、第一初始信号线INIT1(i)、第二初始信号线INIT2(i)和第一初始信号线INIT1(i+1)沿第二方向F2依次排布。第一初始信号线INIT1(i)在衬底基板的正投影位于第一复位控制线RST1(i)和扫描线GL(i)在衬底基板的正投影之间。沿第一方向F1排布的相邻像素电路的存储电容的第二电容极板382可以为一体结构。然而,本实施例对此并不限定。
在一些示例性实施方式中,如图7至图9E所示,第一显示区域A1的第四绝缘层204开设有多个过孔,例如包括第一过孔K1至第十过孔K10。第一过孔K1至第六过孔K6内的第四绝缘层204、第三绝缘层203和第二绝缘层202被去掉,暴露出半导体层220的表面。第七过孔K7内的第四绝缘层204和第三绝缘层203被去掉,暴露出第一栅金属层221的表面。第八过孔K8至第十过孔K10内的第四绝缘层204被去掉,暴露出第二栅金属层222的表面。
在一些示例性实施方式中,如图7至图9F所示,第一显示区域A1的第一源漏金属层223可以至少包括:多个连接电极(例如,第一连接电极401至第六连接电极406)。第一连接电极401可以通过第一过孔K1与第一复位晶体管T1的有源层310的第一掺杂区电连接,还可以通过第八过孔K8与第一初始信号线INIT1(i)电连接。第二连接电极402可以通过第二过孔K2与第一复位晶体管T1的有源层310的第二掺杂区电连接,还可以通过第七过孔K7与驱动晶体管T3的栅极331电连接。第三连接电极403可以通过第三过孔K3与数据写入晶体管T4的有源层340的第一掺杂区电连接。第四连接电极404可以通过第四过孔K4与第一发光控制晶体管T5的有源层350的第一掺杂区电连接,还可以通过第九过孔K9与存储电容Cst的第二电容极板382电连接。第五连接电极405可以通过第五过孔K5与第二发光控制晶体管T6的有源层360的第二掺杂区电连接。第六连接电极406可以通过第六过孔K6与第二复位晶体管T7的有源层370的第一掺杂区电连接,还可以通过第十过孔K10与第二初始信号线INIT2(i)电连接。
在一些示例性实施方式中,如图7至图9G所示,第一显示区域A1的第五绝缘层205可以开设多个过孔,例如包括第十一过孔K11至第十三过孔K13。第十一过孔K11至第十三过孔K13内的第五绝缘层205被去掉,暴露出第一源漏金属层223的表面。
在一些示例性实施方式中,如图7至图9H所示,第一显示区域A1的第二源漏金属层224可以至少包括:多条数据线(例如,数据线DL(j)、DL(j+1)、DL(j+2))、电源连接线40以及阳极连接电极407。数据线和电源连接线40均沿第二方向F2延伸,数据线和电源连接线40沿第一方向F1间隔排布。数据线DL(j+1)可以通过第十一过孔K11与第三连接电极403电连接。电源连接线40可以通过第十二过孔K12与第四连接电极404电连接,以便向第一发光控制晶体管T5和存储电容Cst提供第一电源信号。阳极连接电极407可以通过第十三过孔K13与第五连接电极405电连接。
在一些示例性实施方式中,如图7至图9I所示,第一显示区域A1的第六绝缘层206可以开设多个过孔,例如包括第十四过孔K14。第十四过孔K14内的第六绝缘层206被去掉,暴露出第二源漏金属层224的表面。
在一些示例性实施方式中,如图7至图9J所示,第一显示区域A1的导电连接层225至少可以包括:阳极转接线408、导电连接线(图未示)。导电连接线可以从第一显示区域A1延伸至第二显示区域A2,以便电连接第一显示区域A1的第二有效像素电路与第二显示区域A2的第二发光元件。阳极转接线408可以通过第十四过孔K14与阳极连接电极407电连接。
在一些示例性实施方式中,如图7至图9K所示,第一显示区域A1的第七绝缘层207可以开设多个过孔,例如包括第十五过孔K15。第十五过孔K15内的第七绝缘层207被去掉,暴露出导电连接层225的表面。
在一些示例性实施方式中,如图7至图9K所示,第一显示区域A1的阳极层231可以包括多个阳极(例如阳极2311和2312)。阳极2311和阳极2312相邻。第一发光元件的阳极2311可以通过第十五过孔K15与阳极转接线408电连接,以便通过阳极连接电极407和第五连接电极405实现与第一像素电路的电连接。在本示例中,通过对第一显示区域的第一像素电路进行压缩来增设第二像素电路,使得第一像素电路在进行压缩之后,第一发光元件与所电连接的第一像素电路之间的相对位置会发生改变,例如可能存在相邻第一发光元件的阳极短接的风险。在本示例中,通过阳极转接线来实现第一像素电路和第一发光元件之间的电连接,可以确保第一发光元件和第一像素电路的有效电连接,避免相邻第一发光元件的短路风险。
图10为图5中区域S2的局部膜层示意图。图10中示意了屏蔽层、半导体层220和第一栅金属层221。如图10所示,第一显示区域A1的屏蔽层可以包括:屏蔽走线210、多条第一屏蔽连接线211和多条第三屏蔽连接线213。第三屏蔽连接线213的一端与屏蔽走线210连接,另一端沿第二方向F2向远离屏蔽走线210的方向延伸,直至第一显示区域A1的边缘位置。第三屏蔽连接线213的另一端可以不进行电连接。第三屏蔽连接线213在第二方向F2上可以与第一屏蔽连接线211对齐。第三屏蔽连接线213在衬底基板的正投影可以与半导体层220在衬底基板的正投影不存在交叠。
图11为本公开至少一实施例的显示基板的周边区域的局部结构示意图。在一些示例性实施方式中,如图11所示,在平行显示基板的平面内,周边区域BB可以包括:位于显示区域AA一侧的绑定区域B10、位于显示区域AA和绑定区域B10之间的第一周边区域B11以及位于显示区域AA其余侧的第二周边区B12。第一周边区域B11可以包括:沿着远离显示区域AA的方向依次设置的第一扇出区501、弯折区502、第二扇出区503、防静电区504、以及驱动芯片区505。弯折区502包括设置有凹槽的复合绝缘层,被配置为使绑定区域B10弯折到显示区域的背面。第二扇出区503包括以扇出走线方式引出的多条数据连接线。防静电区504包括防静电电路,被配置为通过消除静电防止显示基板的静电损伤。驱动芯片区505包括集成电路(IC,Integrated Circuit),被配置为与多条数据连接线连接。绑定区域B10包括多个绑定焊盘(Bonding Pad),被配置为与外部的柔性线路板(FPC,Flexible PrintedCircuit)绑定连接。
在一些示例性实施例中,如图11所示,第一扇出区501可以包括:数据扇出线(图未示)、第一信号线214、第一电源线41和第二电源线(图未示)。数据扇出线位于第一电源线41和第二电源线靠近衬底基板的一侧。数据扇出线包括多条数据连接线,多条数据连接线被配置为以扇出(Fanout)走线方式连接显示区域AA的数据线(Data Line)。第一电源线41位于第一扇出区501的中间区域,被配置为连接显示区域AA的电源连接线40,并向电源连接线40传输第一电源信号VDD。第二电源线可以位于第一电源线41的两侧,被配置为连接第二周边区域B12的低电压电源线(VSS)。第一信号线214可以与第一电源线41电连接。第一信号线214位于第一电源线41靠近衬底基板的一侧。第一电源线41在衬底基板的正投影可以覆盖第一信号线214在衬底基板的正投影。然而,本实施例对此并不限定。在另一些示例中,第一信号线可以与其他直流电源信号线电连接,以便接收直流电源信号。
在一些示例性实施方式中,如图5和图11所示,第一扇出区501可以包括:第一拐角区、第一子区域和第二拐角区。第一拐角区和第二拐角区在第一方向F1上位于第一子区域的相对两侧。第一信号线214可以在第一拐角区和第二拐角区与第二屏蔽连接线212连接,还可以在第一子区域的中间位置与第二屏蔽连接线212连接。在本示例中,第一信号线214、第二屏蔽信号线212和屏蔽走线210可以为一体结构,利用第一信号线214可以向屏蔽走线传输第一电源信号。在本示例中,通过对第一显示区域的屏蔽层施加稳定电源信号(即第一电源信号),保证屏蔽层维持稳定电位,从而确保屏蔽层的屏蔽性能。如此一来,屏蔽层可以防止晶体管的阈值电压发生随机偏移,从而防止子像素之间的亮度不均匀。
图12为图11中区域S3的局部膜层示意图。图13为图12中的屏蔽层和半导体层的示意图。图12中示意了屏蔽层、半导体层220、第一栅金属层221、第二栅金属层222以及第一源漏金属层223。
在一些示例性实施方式中,如图11和图12所示,第一扇出区501的第一信号线214与屏蔽层为同层结构,且第一信号线214与第二屏蔽连接线213为一体结构。第一电源线41与第一源漏金属层223为同层结构。第一电源线41可以通过第十六过孔K16和第十七过孔K17与第一信号线214电连接。第十六过孔K16在衬底基板的正投影可以覆盖第十七过孔K17在衬底基板的正投影。在一些示例中,第十六过孔K16内的第四绝缘层被去掉,第十七过孔K17内的第三绝缘层、第二绝缘层和第一绝缘层被去掉。然而,本实施例对此并不限定。
在一些示例性实施方式中,如图12和图13所示,第二屏蔽连接线212在衬底基板的正投影与半导体层220在衬底基板的正投影可以不存在交叠。第一信号线214可以包括:第一主体部2140、第一有效连接部2141和第一无效连接部2142。第一有效连接部2141与第二屏蔽连接线212连接。第一主体部2140可以沿显示区域AA边缘延伸,第一有效连接部2141和第一无效连接部2142从第一主体部2140沿第二方向F2向显示区域AA一侧延伸形成。第一无效连接部2142和第一有效连接部2141可以间隔排布。第一无效连接部2142在衬底基板的正投影可以为沿第二方向F2延伸的条状,第一有效连接部2141在衬底基板的正投影可以为U字型,且U字型开口面对第一主体部2140。然而,本实施例对此并不限定。在本示例中,通过在第一有效连接部之间设置第一无效连接部可以在一定程度上保证第一信号线的图案均一性。
在一些示例性实施方式中,如图12和图13所示,第一电源线41可以包括:第二主体部410和第一电源连接部411。第二主体部410可以沿显示区域AA边缘延伸。第一电源连接部411可以从第二主体部410向显示区域AA一侧延伸形成。多个第一电源连接部411间隔排布。第一电源连接部411在衬底基板的正投影可以为沿第二方向F2延伸的条状。第一电源连接部411可以通过第十六过孔K16和第十七过孔K17与第一信号线214的第一有效连接部2141电连接。例如,第一信号线214的一个第一有效连接部2141可以与第一电源线41的两个第一电源连接部411电连接。然而,本实施例对此并不限定。
图14为图11中区域S4的局部膜层示意图。图15为图11中的屏蔽层的局部示意图。图14中示意了屏蔽层、半导体层220和第一栅金属层221。
在一些示例性实施方式中,如图14和图15所示,第一信号线214还可以包括:位于第一扇出区501的第一拐角区的多个第二有效连接部2143。第二有效连接部2143可以从第一主体部2140沿第一方向F1向显示区域AA一侧延伸形成。多个第二有效连接部2143间隔排布。第二有效连接部2143在衬底基板的正投影可以为沿第一方向F1延伸的条状。第二有效连接部2143与第一显示区域AA的第二屏蔽连接线212电连接。
在一些示例性实施方式中,如图14和图15所示,在第一扇出区501的第一拐角区,在第一信号线214与第一显示区域之间设置有多个无效半导体块2200。无效半导体块2200在衬底基板的正投影可以为矩形。在第一信号线214的第一主体部2140、相邻两个第二有效连接部2143以及第一显示区域的边界围绕形成的区域内,多个无效半导体块2200可以规则排布,例如阵列排布。本示例中,通过在相邻第二有效连接部2143之间设置无效半导体块2200可以确保制备过程中的膜层均一性。然而,本实施例对此并不限定。
在本示例中,在第一扇出区501的第一拐角区,第一电源线41与第一信号线214的连接方式与区域S3中第一电源线41和第一信号线214的连接方式可以类似。例如,第一电源线41在第一拐角区可以包括:从第二主体部沿第一方向显示区域一侧延伸的第二电源连接部。第二电源连接部可以通过过孔与第一信号线的第二有效连接部电连接。然而,本实施例对此并不限定。
在一些示例性实施方式中,在第一拐角区和第二拐角区,在第一信号线远离显示区域一侧可以设置栅极驱动电路。栅极驱动电路可以配置为向栅极(例如扫描线、发光控制线等)提供栅极驱动信号(例如,扫描信号、发光控制信号等)。
关于第一扇出区501的第二拐角区的走线排布与第一拐角区的走线排布大致对称,故于此不再赘述。
下面参照图7至图15对显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”,对于金属材料、无机材料或透明导电材料,包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理,对于有机材料,包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种,涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种,刻蚀可以采用干刻和湿刻中的任意一种或多种,本公开不做限定。“薄膜”是指将某一种材料在衬底基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺,则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺,则在图案化工艺前称为“薄膜”,图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。
在一些示例性实施方式中,显示基板的制备过程可以包括如下操作。
(1)、形成屏蔽层。
在一些示例性实施方式中,在衬底基板20上沉积屏蔽薄膜,通过图案化工艺对屏蔽薄膜进行图案化,在第一显示区域A1形成屏蔽层21,并在第一周边区域形成第一信号线214,如图9A和图15所示。第一显示区域A1的屏蔽层21和第一周边区域的第一信号线214可以为一体结构。屏蔽层21还可以称为底部屏蔽金属(BSM,Bottom Shield Metal)层。
在一些示例性实施方式中,衬底基板20可以为刚性基板,例如玻璃基板。然而,本实施例对此并不限定。例如衬底基板可以为柔性基板。
(2)、形成半导体层。
在一些示例性实施方式中,在衬底基板20上依次沉积第一绝缘薄膜和半导体薄膜,通过图案化工艺对半导体薄膜进行图案化,形成覆盖屏蔽层21的第一绝缘层201,以及在第一显示区域A1的第一绝缘层201上形成半导体层220,并在第一周边区域的第一绝缘层201上形成无效半导体块2200,如图9B和图14所示。在本示例中,一个像素电路的七个晶体管的有源层可以为相互连接的一体结构。
在一些示例性实施方式中,半导体层220的材料例如可以包括多晶硅。有源层可以包括至少一个沟道区和多个掺杂区。沟道区可以不掺杂杂质,并具有半导体特性。多个掺杂区可以在沟道区的两侧,并且掺杂有杂质,并因此具有导电性。杂质可以根据晶体管的类型而变化。在一些示例中,有源层的掺杂区可以被解释为晶体管的源电极或漏电极。晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线,可以用于电连接晶体管。
(3)、形成第一栅金属层。
在一些示例性实施方式中,在形成前述结构的衬底基板20上,依次沉积第二绝缘薄膜和第一导电薄膜,通过图案化工艺对第一导电薄膜进行图案化,形成覆盖半导体层220的第二绝缘层202,以及设置在第一显示区域A1的第二绝缘层202上的第一栅金属层221,如图9C所示。
(4)、形成第二栅金属层。
在一些示例性实施方式中,在形成前述结构的衬底基板20上,依次沉积第三绝缘薄膜和第二导电薄膜,通过图案化工艺对第二导电薄膜进行图案化,形成覆盖第一栅金属层221的第三绝缘层203,以及设置在第一显示区域A1的第三绝缘层203上的第二栅金属层222,如图9D所示。
(5)、形成第四绝缘层。
在一些示例性实施方式中,在形成前述图案的衬底基板20上沉积第四绝缘薄膜,通过图案化工艺对第四绝缘薄膜进行图案化,形成第四绝缘层204,如图9E所示。第一显示区域A1的第四绝缘层204开设有多个过孔,例如多个过孔可以分别暴露出半导体层220、第一栅金属层221和第二栅金属层222的表面。第一周边区域的第四绝缘层204可以开设有多个第十六过孔K16,还可以利用第二次掩膜(Etch Bending B MASK,简称EBB MASK)在第十六过孔K16内形成第十七过孔K17,第十七过孔K17内的第三绝缘层203、第二绝缘层202和第一绝缘层201被去掉,暴露出第一信号线的表面,如图12所示。
(6)、形成第一源漏金属层。
在一些示例性实施方式中,在形成前述图案的衬底基板20上沉积第三导电薄膜,通过图案化工艺对第三导电薄膜进行图案化,在第一显示区域A1的第四绝缘层204上形成第一源漏金属层223,并在第一周边区域形成第一电源线41,如图9F和图12所示。第一电源线41可以通过第十七过孔K17和第十六过孔K16与第一信号线214电连接。
(7)、形成第二源漏金属层。
在一些示例性实施方式中,在形成前述图案的衬底基板30上涂覆第五绝缘薄膜,通过图案化工艺对第五绝缘薄膜进行图案化,形成第五绝缘层205,如图9G所示。第一显示区域A1的第五绝缘层205上开设有多个暴露出第一源漏金属层223表面的过孔。
在一些示例性实施方式中,在形成前述图案的衬底基板20上沉积第四导电薄膜,通过图案化工艺对第四导电薄膜进行图案化,在第一显示区域A1的第五绝缘层205上形成第二源漏金属层224,如图9H所示。
至此,制备完成第一显示区域A1的像素电路,第二显示区域A2可以包括:衬底基板20以及叠设在衬底基板20上的第一绝缘层201、第二绝缘层202、第三绝缘层203、第四绝缘层204和第五绝缘层205。
(8)、形成导电连接层。
在一些示例性实施方式中,在形成前述图案的衬底基板20上涂覆第六绝缘薄膜,通过图案化工艺对第六绝缘薄膜进行图案化,形成第六绝缘层206,如图9I所示。随后,在形成前述图案的衬底基板20上沉积透明导电薄膜,通过图案化工艺对透明导电薄膜进行图案化,形成导电连接层225,如图9J所示。然而,本实施例对此并不限定。在另一些示例中,显示基板可以包括多个导电连接层,每个导电连接层可以包括透明导电线,通过多个导电连接层的透明导电线电连接来实现第二发光元件和第二有效像素电路的电连接。
(9)、依次形成第七绝缘层、阳极层、像素定义层、有机发光层以及阴极层。
在一些示例性实施方式中,在形成前述图案的衬底基板20上涂覆第七绝缘薄膜,通过图案化工艺对第七绝缘薄膜进行图案化,形成第七绝缘层207。第七绝缘层207上开设有多个暴露出导电连接层的过孔。随后,在形成前述图案的衬底基板20上沉积阳极薄膜,通过图案化工艺对阳极薄膜进行图案化,形成阳极层231,如图7所示。随后,在形成前述图案的衬底基底20上涂覆像素定义薄膜,通过掩膜、曝光和显影工艺形成像素定义层。像素定义层形成有暴露出阳极层的多个像素开口。随后,在前述形成的像素开口内形成有机发光层,有机发光层与阳极连接。随后,沉积阴极薄膜,通过图案化工艺对阴极薄膜进行图案化,形成阴极层,阴极层分别与有机发光层和第二电源线电连接。在一些示例中,在阴极层上形成封装层,封装层可以包括无机材料/有机材料/无机材料的叠层结构。
在一些示例性实施方式中,可以在封装层上形成触控结构层。例如,触控结构层可以包括:依次叠设的缓冲层、第一触控导电层(TMA)、第一触控绝缘层(TLD)、第二触控导电层(TMB)和第二触控绝缘层(TOC)。例如,第一触控导电层可以为桥接部,第二触控导电层可以包括多个触控电极。在一些示例中,缓冲层和第一触控绝缘层可以采用无机材料,第二触控绝缘层可以采用有机材料。例如,缓冲层和第一触控绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种,可以是单层、多层或复合层。第二触控绝缘层可以采用聚酰亚胺(PI)等。然而,本实施例对此并不限定。
在一些示例性实施方式中,屏蔽层21、第一栅金属层221、第二栅金属层222、第一源漏金属层223和第二源漏金属层224可以采用金属材料,如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种,或上述金属的合金材料,如铝钕合金(AlNd)或钼铌合金(MoNb),可以是单层结构,或者多层复合结构,如Mo/Cu/Mo等。第一绝缘层201、第二绝缘层202、第三绝缘层203和第四绝缘层204可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种,可以是单层、多层或复合层。第二绝缘层202和第三绝缘层203可以称之为栅绝缘(GI)层,第四绝缘层204可以称之为层间绝缘(ILD)层。第五绝缘层205至第七绝缘层207可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极层可以采用金属等反射材料,阴极层可以采用透明导电材料。然而,本实施例对此并不限定。
本实施例的显示基板的结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中,可以根据实际需要变更相应结构以及增加或减少构图工艺。本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现,可以很好地与已有制备工艺兼容,工艺实现简单,易于实施,生产效率高,生产成本低,良品率高。
本实施例提供的显示基板通过对屏蔽走线在第二方向上进行间歇搭接,可以减小屏蔽层的占用空间,在确保屏蔽性能的基础上满足屏下指纹对透过率的需求。
本实施例还提供一种显示基板的制备方法,可以包括:在衬底基板的第一显示区域依次形成屏蔽层和电路结构层。电路结构层包括多个像素电路,至少一个像素电路包括多个晶体管。屏蔽层包括沿第一方向延伸的多个屏蔽走线,多个屏蔽走线沿第二方向依次排布,第一方向与第二方向交叉。至少一个屏蔽走线在衬底基板的正投影覆盖至少一个像素电路的至少一个晶体管的有源层在衬底基板的正投影。
关于本实施例的制备过程可以参照前述实施例的说明,故于此不再赘述。
本公开至少一实施例还提供一种显示装置,包括如上所述的显示基板。
图16为本公开至少一实施例的显示装置的示意图。如图16所示,本实施例提供一种显示装置91,包括:显示基板910。在一些示例中,显示装置还可以包括:位于远离显示基板910的显示结构层的出光侧的感光传感器。感光传感器在显示基板910上的正投影可以与第二显示区域存在交叠。
在一些示例性实施方式中,显示基板910可以为柔性OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。显示装置91可以为:OLED显示器、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件,本公开实施例并不以此为限。
本公开中的附图只涉及本公开涉及到的结构,其他结构可参考通常设计。在不冲突的情况下,本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解,可以对本公开的技术方案进行修改或者等同替换,而不脱离本公开技术方案的精神和范围,均应涵盖在本公开的权利要求的范围当中。
Claims (15)
1.一种显示基板,其特征在于,包括:
衬底基板,包括第一显示区域;
屏蔽层和电路结构层,设置在所述衬底基板的一侧且至少位于所述第一显示区域,所述电路结构层包括多个像素电路,至少一个像素电路包括:多个晶体管;
所述屏蔽层包括沿第一方向延伸的多个屏蔽走线,所述多个屏蔽走线沿第二方向依次排布,所述第一方向与所述第二方向交叉;
至少一个屏蔽走线在所述衬底基板的正投影覆盖至少一个像素电路的至少一个晶体管的有源层在所述衬底基板的正投影。
2.根据权利要求1所述的显示基板,其特征在于,所述至少一个屏蔽走线在所述衬底基板的正投影覆盖至少一个像素电路的驱动晶体管的有源层在所述衬底基板的正投影。
3.根据权利要求1所述的显示基板,其特征在于,所述屏蔽层还包括:沿所述第二方向延伸的多个屏蔽连接线;所述多个屏蔽走线和所述多个屏蔽连接线形成网状结构;在所述第一方向上相邻的两个屏蔽连接线之间设置有至少一个像素电路。
4.根据权利要求3所述的显示基板,其特征在于,所述多个屏蔽连接线在所述衬底基板的正投影与所述多个像素电路的晶体管的有源层在所述衬底基板的正投影不存在交叠。
5.根据权利要求4所述的显示基板,其特征在于,所述衬底基板还包括:第二显示区域,所述第一显示区域位于所述第二显示区域的至少一侧;所述第二显示区域包括多个第二发光元件,所述第一显示区域包括多个第一发光元件;
所述第一显示区域的多个像素电路包括:多个第一像素电路和多个第二像素电路,所述多个第二像素电路包括:多个第二有效像素电路和多个第二无效像素电路;至少一个第一像素电路与至少一个第一发光元件电连接,配置为驱动所述至少一个第一发光元件发光,至少一个第二有效像素电路与至少一个第二发光元件电连接,配置为驱动所述至少一个第二发光元件发光;
所述屏蔽连接线在所述衬底基板的正投影与所述第二无效像素电路在所述衬底基板的正投影存在交叠。
6.根据权利要求5所述的显示基板,其特征在于,在所述第一方向上,相邻两个第二像素电路之间设置有至少两个所述第一像素电路。
7.根据权利要求3至6中任一项所述的显示基板,其特征在于,所述衬底基板还包括:位于所述第一显示区域外围的周边区域;所述周边区域设置有第一信号线;
所述第一显示区域的多个屏蔽连接线至少包括:多个第一屏蔽连接线和多个第二屏蔽连接线;所述第一屏蔽连接线连接在相邻两个屏蔽走线之间;所述第二屏蔽连接线的一端与一个屏蔽走线连接,另一端与所述第一信号线连接。
8.根据权利要求7所述的显示基板,其特征在于,所述周边区域还设置有第一电源线,所述第一电源线与所述第一信号线连接,配置为向所述第一信号线传输第一电源信号;所述第一电源线位于所述第一信号线远离所述衬底基板的一侧。
9.根据权利要求8所述的显示基板,其特征在于,所述第一显示区域的电路结构层包括:设置在所述衬底基板上的半导体层、第一栅金属层、第二栅金属层、第一源漏金属层和第二源漏金属层,所述第一电源线与所述第一源漏金属层为同层结构。
10.根据权利要求7所述的显示基板,其特征在于,所述屏蔽走线、屏蔽连接线和所述第一信号线为一体结构。
11.根据权利要求7所述的显示基板,其特征在于,所述周边区域包括:位于所述第一显示区域一侧的绑定区域、位于所述第一显示区域和所述绑定区域之间的第一周边区域、以及位于所述第一显示区域其余侧的第二周边区域;所述第一信号线位于所述第一周边区域,所述第二屏蔽连接线位于所述第一显示区域靠近所述第一周边区域的边缘。
12.根据权利要求11所述的显示基板,其特征在于,所述第一显示区域的多个屏蔽连接线还包括:多个第三屏蔽连接线,所述第三屏蔽连接线的一端与一个屏蔽走线连接,另一端向远离所述屏蔽走线的一侧延伸;
所述第三屏蔽连接线位于所述第一显示区域靠近所述第二周边区域的边缘。
13.根据权利要求7所述的显示基板,其特征在于,所述第一信号线包括:第一主体部、至少一个第一有效连接部和至少一个第一无效连接部;所述第一有效连接部和第一无效连接部从所述第一主体部向所述显示区域一侧延伸;所述第一有效连接部与所述第二屏蔽连接线连接;所述第一有效连接部和所述第一无效连接部间隔排布。
14.根据权利要求3所述的显示基板,其特征在于,至少一个屏蔽连接线具有弯折形状。
15.一种显示装置,其特征在于,包括如权利要求1至14中任一项所述的显示基板。
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