CN116759443A - Mosfet器件及其制作方法 - Google Patents

Mosfet器件及其制作方法 Download PDF

Info

Publication number
CN116759443A
CN116759443A CN202310952551.7A CN202310952551A CN116759443A CN 116759443 A CN116759443 A CN 116759443A CN 202310952551 A CN202310952551 A CN 202310952551A CN 116759443 A CN116759443 A CN 116759443A
Authority
CN
China
Prior art keywords
region
shielding
type
ohmic contact
drift
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310952551.7A
Other languages
English (en)
Inventor
曾春红
江磊枫
孙玉华
崔奇
董志华
张宝顺
曾中明
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou Institute of Nano Tech and Nano Bionics of CAS
Original Assignee
Suzhou Institute of Nano Tech and Nano Bionics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou Institute of Nano Tech and Nano Bionics of CAS filed Critical Suzhou Institute of Nano Tech and Nano Bionics of CAS
Priority to CN202310952551.7A priority Critical patent/CN116759443A/zh
Publication of CN116759443A publication Critical patent/CN116759443A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种MOSFET器件及其制作方法。MOSFET器件包括器件结构层以及与所述器件结构层匹配的源极、漏极和栅极，所述器件结构层包括漂移区、沿第一方向依次层叠设置在所述漂移区的第一区域上的基区、欧姆接触区以及沿第一方向层叠设置在所述漂移区的第二区域上的源区，所述源区沿第二方向设置在所述基区、所述欧姆接触区的两侧且与所述基区、所述欧姆接触区邻接，所述源区与所述漂移区之间的界面为阶梯结构。本发明提供的MOSFET器件的反向击穿电压更高、正向导通性能更好。

Description

MOSFET器件及其制作方法
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种包含阶梯型源区和屏蔽区的MOSFET器件及其制作方法。
背景技术
碳化硅(SiC)作为一种新兴的超宽带隙半导体，它具有很多出众和独特的电学特性、机械特性和化学特性，比如大的禁带宽度、高电子和空穴迁移率、极高的硬度、高耐磨性、高品质因素Q、高热导率以及高耐化学腐蚀性等，使其在大功率、高温及高频电力电子领域具有广阔的应用前景。
SiC UMOSFET(U Metal-Oxide-Semiconductor Field-Effect Transistor)器件结构的特点是存在一个“U”的沟槽栅，并且沟道与器件表面垂直，有力的消除了器件内部的JFET(Junction Field-Effect Transistor)电阻。在相同的条件下，UMOSFET结构器件的导通电阻会有显著降低。另外，UMOSFET结构的沟道区和源区都可以通过外延生长的方式来形成，可以避免由于离子注入的方法所带来的不利影响，使得SiC UMOSFET结构更有优势并能够获得更小的导通电阻。但是对于UMOSFET器件，在沟槽底部的角落处存在电场的积聚，这将容易导致器件在栅极氧化物层处击穿。栅极沟槽底部下方的P+屏蔽区，用于保护栅极氧化层，因此击穿电压将提高。然而，P+屏蔽区可以显著降低栅极氧化层的电场，也会增加UMOSFET的导通电阻(引入新的JFET区)。因此，如何实现既能防止凹槽底部的栅介质层发生击穿、又不太大影响导通电阻是一个急需解决的问题。
发明内容
本发明的主要目的在于提供一种MOSFET器件及其制作方法，从而克服了现有技术中的不足。
为实现前述发明目的，本发明采用的技术方案包括：
本发明一方面提供了一种MOSFET器件，包括器件结构层以及与所述器件结构层匹配的源极、漏极和栅极，
所述器件结构层包括漂移区、沿第一方向依次层叠设置在所述漂移区的第一区域上的基区、欧姆接触区以及沿第一方向层叠设置在所述漂移区的第二区域上的源区，所述源区沿第二方向设置在所述基区、所述欧姆接触区的两侧且与所述基区、所述欧姆接触区邻接，所述源区靠近所述漂移区的表面具有阶梯结构；
以及，所述器件结构层的栅极区域还具有栅槽，所述栅槽的槽口位于所述欧姆接触区、槽底位于所述漂移区，所述基区内还形成有沟道区，所述沟道区位于所述基区内靠近所述栅槽的侧壁的一侧，其中，所述源区、所述基区为第一导电类型，所述欧姆接触区、所述漂移区为第二导电类型，所述第一方向与所述第二方向交叉设置。
进一步的，所述源区包括沿所述第一方向依次设置的第一部分和第二部分，所述第一部分沿所述第二方向设置在所述基区、所述欧姆接触区的两侧且与所述基区、所述欧姆接触区邻接，所述第二部分设置在所述漂移区内，所述阶梯结构位于所述第二部分靠近所述漂移区的界面处。
进一步的，在所述第一方向上，所述第一部分的顶部表面与所述欧姆接触区的顶部表面齐平，所述第二部分的顶部表面与所述漂移区的顶部表面齐平。
进一步的，在所述第一方向上，所述第二部分的最底部位于所述栅槽的槽底的下方，即所述第二部分的最底部位于所述栅槽的槽底远离栅槽的一侧，换言之，所述源区的底部表面位于所述栅槽的槽底远离栅槽的一侧。
进一步的，所述阶梯结构包括所沿第一方向或第二方向依次交替设置的多个第一台阶面和多个第二台阶面，所述第一台阶面与所述第二方向平行，所述第二台阶面与所述第一方向平行。
进一步的，在所述第二方向上，所述第一台阶面的宽度L1与所述第二台阶面的高度(也可以称之为深度等，下同)H1之比为(1∶4)～(2∶1)，例如1∶4、1∶2、2∶1等。
进一步的，在所述第一方向上，任意两个所述第一台阶面中相对靠近所述栅槽的一者位于相对远离所述栅槽的另一者的上方。
通过仿真测试获悉，若任意两个所述第一台阶面中相对靠近栅槽的一者位于相对远离栅槽的另一者的下方时，会导致高浓度的p型源区过于靠近栅槽，使得位于基区下部的n型电流扩展层以及源区底部与屏蔽层之间的n型漂移区被耗尽，从而导致器件性能下降，因此，需要使任意两个所述第一台阶面中相对靠近所述栅槽的一者位于相对远离所述栅槽的另一者的上方。
在一具体的实施方案中，所述器件结构层还包括第一屏蔽区和第二屏蔽区，所述第一屏蔽区和所述第二屏蔽区位于所述栅槽的槽底与所述漂移区之间，所述第一屏蔽区沿所述第二方向设置在所述第二屏蔽区的两侧且相互邻接，其中，所述第一屏蔽区为第二导电类型，所述第二屏蔽区为第一导电类型。
进一步的，所述第一屏蔽区和所述第二屏蔽区的厚度相同，示例性的，所述第一屏蔽区和所述第二屏蔽区的厚度可以是300nm。
进一步的，所述第一屏蔽区和所述第二屏蔽区的最底面与所述源区的最底面处在同一平面。
进一步的，所述第一屏蔽区和所述第二屏蔽区是由所述漂移区的局部区域转化形成的。
进一步的，所述第一屏蔽区的掺杂浓度小于所述第二屏蔽区的掺杂浓度。
进一步的，所述第一屏蔽区的掺杂浓度为1×1017cm-3～5×1017cm-3。
进一步的，所述第二屏蔽区的掺杂浓度为5×1018cm-3～1×1019cm-3。
进一步的，在所述第二方向上，所述第一屏蔽区的宽度小于所述第二屏蔽区的宽度。
进一步的，所述第一屏蔽区的宽度与所述第二屏蔽区的宽度之比为(3∶14)～(7∶10)，例如，3∶14、5∶12、4∶13、7∶10等。需要说明的是，第一屏蔽区的作用是组织源区与第二屏蔽区耗尽漂移区的电子，这会使得器件的导通电阻上升，若第一屏蔽区的宽度过大，会使得器件还是会在栅氧层击穿，第二屏蔽区的作用是使器件的击穿位置从栅氧层转移到器件内部，这可以大幅度提升器件的反向击穿电压，所以此处的两个区域的宽度需要不断调整最终达到一个固定的最优范围。通过仿真测试获悉，当第一屏蔽区的宽度缩小时应适当提升其掺杂浓度以达到平衡电场的效果，若第一屏蔽区的宽度过大，则会使得第二屏蔽区的作用消失，器件依旧会在栅氧层发生击穿。
在一具体的实施方案中，所述器件结构层还包括电流扩展区，所述电流扩展区设置在所述基区与所述漂移区之间，所述电流扩展区为第二导电类型。
进一步的，所述电流扩展区沿所述第二方向设置在所述栅槽的两侧。
进一步的，所述基区、所述欧姆接触区沿所述第二方向设置在所述栅槽的两侧。
进一步的，所述器件结构层还包括多晶硅，所述多晶硅设置在所述栅槽内，所述多晶硅与所述栅槽之间还设置有栅介质层，所述栅极设置在所述多晶硅上。
进一步的，所述源极与所述欧姆接触区、所述源区电连接。
进一步的，所述器件结构层还包括衬底，所述漂移区沿所述第一方向层叠设置在所述衬底上，所述漏极与所述衬底电连接，所述衬底为第二导电类型。
进一步的，所述衬底与所述漂移区之间还设置有缓冲层。
进一步的，所述第一导电类型和所述第二导电类型中的一者为P型，另一者为N型，对应的所述MOSFET器件为P沟道MOSFET器件或N沟道MOSFET器件。
本发明另一方面还提供了一种MOSFET器件的制作方法，包括制作器件结构层的步骤以及制作与所述器件结构层匹配的源极、漏极和栅极的步骤，制作器件结构层的步骤包括：
提供漂移区，在所述漂移区的第一区域上形成沿第一方向依次层叠的基区和欧姆接触区，在所述漂移区的第二区域上形成沿第一方向层叠的源区，且使所述源区靠近所述漂移区的表面形成阶梯结构，所述源区与所述基区、所述欧姆接触区相邻接，所述第二区域沿第二方向设置在所述第一区域的两侧；
在所述欧姆接触区的栅极区域加工形成栅槽，且使所述栅槽的槽底位于所述漂移区，所述基区内靠近所述栅槽侧壁的区域形成有沟道区；
其中，所述源区、所述基区为第一导电类型，所述欧姆接触区、所述漂移区为第二导电类型，所述第一方向与所述第二方向交叉设置。
进一步的，制作所述器件结构层的步骤具体包括：
先在所述漂移区的第二区域形成一槽状结构，且使所述槽状结构的槽底形成阶梯结构，再在所述漂移区的第二区域制作形成所述源区，从而使所述源区形成与所述槽状结构仿形的阶梯结构。
进一步的，制作所述器件结构层的步骤具体包括：
先在所述槽状结构内形成所述源区的第二部分，且使所述第二部分的顶部表面与所述漂移区的顶部表面齐平，所述第二部分形成与所述槽状结构仿形的阶梯结构；
再在所述第二部分上形成所述源区的第一部分，且使所述第一部分的顶部表面与所述欧姆接触区的顶部表面齐平。
进一步的，所述第一部分沿所述第二方向设置在所述基区、所述欧姆接触区的两侧，且与所述基区、所述欧姆接触区相邻接。
进一步的，在所述第一方向上，所述第二部分的最底部位于所述栅槽的槽底的下方，即所述第二部分的最底部位于所述栅槽的槽底远离栅槽的一侧，换言之，所述源区的底部表面位于所述栅槽的槽底远离栅槽的一侧。
进一步的，所述阶梯结构包括所沿第一方向或第二方向依次交替设置的多个第一台阶面和多个第二台阶面，所述第一台阶面与所述第二方向平行，所述第二台阶面与所述第一方向平行。
进一步的，所述第一台阶面的宽度L1与所述第二台阶面的高度H1之比为(1∶4)～(2∶1)，例如1∶4、1∶2、2∶1等。
进一步的，在所述第一方向上，任意两个所述第一台阶面中相对靠近所述栅槽的一者位于相对远离所述栅槽的另一者的上方。
在一具体的实施方案中，制作所述器件结构层的步骤还包括：
在所述栅槽的槽底与所述漂移区之间形成第一屏蔽区和第二屏蔽区，所述第一屏蔽区沿所述第二方向设置在所述第二屏蔽区的两侧且相互邻接，其中，所述第一屏蔽区为第二导电类型，所述第二屏蔽区为第一导电类型。
进一步的，所述第一屏蔽区和所述第二屏蔽区是由所述漂移区的局部区域转化形成的。
进一步的，所述第一屏蔽区的掺杂浓度小于所述第二屏蔽区的掺杂浓度。
进一步的，所述第一屏蔽区的掺杂浓度为1×1017cm-3～5×1017cm-3。
进一步的，所述第二屏蔽区的掺杂浓度为5×1018cm-3～11×1019cm-3。
进一步的，在所述第二方向上，所述第一屏蔽区的宽度小于所述第二屏蔽区的宽度。
进一步的，在所述第二方向上，所述第一屏蔽区的宽度与所述第二屏蔽区的宽度之比为(3∶14)～(7∶10)，例如，3∶14、5∶12、4∶13、7∶10等。
进一步的，所述第一屏蔽区和所述第二屏蔽区的最底面与所述源区的最底面处在同一平面。
在一具体的实施方案中，制作所述器件结构层的步骤还包括：在所述漂移区与所述基区之间形成电流扩展区，所述电流扩展区为第二导电类型。
进一步的，所述电流扩展区沿所述第二方向设置在所述栅槽的两侧。
进一步的，所述第一导电类型和所述第二导电类型中的一者为P型，另一者为N型。
与现有技术相比，本发明的优点包括：
1)本发明提供的一种MOSFET器件，将源区设计为两部分，使第一部分的侧壁垂直于器件表面设置且呈矩形，使第二部分与漂移区接触的截面呈阶梯结构，同时，在源区的第二部分的阶梯结构与栅槽之间设置电场屏蔽结构，在大幅度提升了器件的正向导通电流密度的同时，也使器件的反向击穿电压达到了1688V，在1200V反向阻断电压下，栅介质的电场强度达到了2.8MV/cm，使得MOSFET器件具备更高的可靠性。
2)本发明提供的一种MOSFET器件具有较高的电流密度，在实际器件制备中，可以使用较少的元胞即可获得相同的电流输出能力，元胞密度的降低使得栅极面积也相对减小，从而降低了栅漏电容CD，减小了驱动损耗，增加了开关速度。
3)本发明提供的一种MOSFET器件，在器件的漂移区和基区之间设置电流扩展层、在第二导电类型的屏蔽层与电流扩展层之间设置第一类型的屏蔽层，使得电子在出沟道时进行横向和纵向扩展，避免了基区与漂移区直接接触所形成的PN结对电流通道造成影响。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图
图1是本发明一典型实施例中提供的一种MOSFET器件的结构示意图；
图2a-图2i是本发明一典型实施例中提供的一种MOSFET器件的制作流程示意图；
图3是本发明一典型实施例中提供的一种MOSFET器件的反向击穿电压、比导通电阻随第一台阶面的宽度L1与第二台阶面的高度H1的比值的变化曲线图；
图4是本发明一典型实施例中提供的一种MOSFET器件的击穿电压、比导通电阻随第一屏蔽区的宽度与所述第二屏蔽区的宽度之比的的变化曲线图。
具体实施方式
鉴于现有技术中的不足，本案发明人经长期研究和大量实践，得以提出本发明的技术方案。如下将对该技术方案、其实施过程及原理等作进一步的解释说明。
针对现有的沟槽栅MOSFET器件会在降低栅槽底部栅介质层电场强度的同时，引入新的JFET区，而降低器件的正向导通能力，本发明提供的一种MOSFET器件，将源区设置为两部分，第一部分沿第二方向设置在基区、欧姆接触区的两侧且与基区、欧姆接触区邻接，第二部分设置在漂移区内，且第二部分与漂移区之间的界面形成有阶梯结构，使得器件的沟道区形成于沟槽栅的垂直面上，同时，在栅槽底部的两侧设置电场屏蔽结构(即第一屏蔽区和第二屏蔽区)来降低栅槽内栅介质的电场强度，位于两侧的第一屏蔽区可以扩展电流导通路径，使器件的反向阻断能力和正向导通能力达到一个折中的水平，在尽可能的提高器件反向击穿电压的同时，减小耗尽层的宽度，从而可降低器件的正向导通电阻，提高器件的输出电流。
需要说明的是，若栅槽的底部不设置屏蔽区/屏蔽结构，那么器件的击穿会发生在栅氧层，该处将会有强电场聚集。
如下将结合本发明的附图对本发明实施例中的技术方案进行详细的描述，除非特别说明的之外，本发明实施例中所涉及的MOSFET器件的材料、加工工艺均为本领域技术人员已知的。
实施例1
请参阅图1，一种MOSFET器件，包括器件结构层以及与器件结构层匹配的源极4、漏极11和栅极1，器件结构层包括沿第一方向背对设置的第一表面和第二表面，第一表面可以是器件结构层的正面，第二表面可以是器件结构层的背面，源极4和栅极1设置在器件结构层的第一表面，漏极11设置在器件结构层的第二表面，第一方向为器件结构层的纵向方向。
具体的，器件结构层包括N+型衬底10、缓冲层9、N-型漂移区7、P+型基区6、N+型欧姆接触区3和P+型源区5，N+型衬底10、缓冲层9、N-型漂移区7沿第一方向依次层叠设置，N-型漂移区7具有沿第二方向设置的第一区域和第二区域，第二区域设置在第一区域两侧且与第一区域邻接，P+型基区6、N+型欧姆接触区3沿第一方向依次层叠设置在第一区域，P+型源区5沿第一方向层叠设置在第二区域，可以理解的，P+型源区5沿第二方向设置在P+型基区6和N+型欧姆接触区3的两侧且与P+型基区6、N+型欧姆接触区3相邻接，第二方向为器件结构层的横向方向。
具体的，器件结构层的材质可以是碳化硅等。
具体的，P+型源区5的顶部表面与N+型欧姆接触区3的顶部表面齐平，更具体的，P+型源区5的顶部表面、N+型欧姆接触区3的顶部表面与器件结构层的第一表面齐平，也可以理解为P+型源区5的顶部表面与N+型欧姆接触区3的顶部表面为第一表面的一部分。
具体的，器件结构层的栅极区域还设置有栅槽14，栅槽14的槽口位于N+型欧姆接触区3、槽底位于N-型漂移区7，P+型基区6和N+型欧姆接触区3均是沿第二方向设置在栅槽14的两侧，
具体的，在第一方向上，P+型基区6和N+型欧姆接触区3的厚度之和小于栅槽14的深度。可以理解的，在第一方向上，栅极区域的正投影完全位于第一区域的正投影内。
具体的，栅槽14内还设置有多晶硅15，多晶硅15与栅槽14的槽壁之间还设置有栅介质层2，栅极1设置在多晶硅15上，源极4设置在N+型欧姆接触区3、P+型源区5上，并与N+型欧姆接触区3、P+型源区5电连接，漏极11设置在N+型衬底10背对缓冲层9的背面，并与N+型衬底10电连接。
具体的，在第一方向上，P+型源区5与N-型漂移区7相邻接，且P+型源区5与N-型漂移区7之间的界面为阶梯结构，更具体的，P+型源区5包括沿第一方向依次设置的第一部分51和第二部分52，第一部分51沿第二方向设置在P+型基区6、N+型欧姆接触区3的两侧且与P+型基区6、N+型欧姆接触区3邻接，第二部分52设置在N-型漂移区7内，第二部分52与N-型漂移区7之间的界面具有阶梯结构，可以理解的，第二部分52靠近N-型漂移区7的表面和N-型漂移区7靠近第二部分52的表面形成有仿形的阶梯结构。
具体的，第一部分51的侧壁与器件结构层的表面(第一表面和第二表面垂直)，第一部分51的顶部表面与N+型欧姆接触区3的顶部表面齐平，第一部分51可以视为棱柱体，例如长方体结构。
具体的，第二部分52完全设置在N-型漂移区7内，且第二部分52的顶部表面与N-型漂移区7的顶部表面齐平，第二部分52可以视为包括沿第一方向或第二方向依次设置的多个台阶结构，例如，第二部分52包括沿第一方向依次设置的多个台阶结构，多个台阶结构远离栅槽14的侧面齐平，多个台阶结构于第二方向的宽度沿远离第一表面的方向逐渐减小，从而使多个台阶结构形成阶梯结构，或者，第二部分52可以视为包括沿第二方向依次设置的多个台阶结构，多个台阶结构远离N-型漂移区7的顶部表面齐平，多个台阶结构于第一方向的高度或厚度沿远离栅槽14的方向逐渐增大，从而使多个台阶结构形成阶梯结构。
具体的，在第一方向上，第二部分52的最底部位于栅槽14的槽底的下方。
具体的，阶梯结构50包括沿第一方向或第二方向依次交替设置的多个第一台阶面和多个第二台阶面，第一台阶面与第二方向平行，第二台阶面与第一方向平行，第一台阶面的宽度L1与第二台阶面的高度H1之比为1∶2。
具体的，P+型基区6、N+型欧姆接触区3、P+型源区5可以是通过外延方式形成的，也可以是由N-型漂移区7的局部区域转化形成的，转化的方式包括离子注入或热扩散等。
具体的，器件结构层还包括N+型屏蔽区8和P+型屏蔽区12，N+型屏蔽区8和P+型屏蔽区12位于栅槽14的槽底与N-型漂移区7之间，N+型屏蔽区8沿第二方向设置在P+型屏蔽区12的两侧且相互邻接，其中，N+型屏蔽区8为第二导电类型，P+型屏蔽区12为第一导电类型。
具体的，所述第一屏蔽区和所述第二屏蔽区的最底面与所述源区5的最底面处在同一平面，在所述第二方向上，所述第一屏蔽区8的宽度与小于所述第二屏蔽区12的宽度的之比为5：12。
具体的，N+型屏蔽区8和P+型屏蔽区12是由N-型漂移区7的局部区域转化形成的。
具体的，N+型屏蔽区8可以是氮掺杂的，P+型屏蔽区12可以是铝掺杂的，且N+型屏蔽区8的掺杂浓度小于P+型屏蔽区12的掺杂浓度，更具体的，N+型屏蔽区8的掺杂浓度为1×1017cm-35×1017cm-3，P+型屏蔽区12的掺杂浓度为5×1018cm-3～1×1019cm-3。
具体的，所述第一屏蔽区8和所述第二屏蔽区12的厚度相同，示例性的，所述第一屏蔽区8和所述第二屏蔽区12的厚度可以是300nm。
具体的，MOSFET器件结构的沟道区形成于P+型基区6中且靠近栅槽14的侧壁处，此沟道区为垂直沟道，在器件正向导通的时候，电流沿第一方向向下流出垂直的沟道时，可以沿着栅槽14的侧壁流向N-型漂移区7内部，不会出现传统器件结构中电子在平底栅槽底部聚集的现象，此外，在器件正向导通时，N+型屏蔽区8扩展了电流的流通路径，电子在此处可获得更高的浓度，在器件反向阻断时，P+型屏蔽区12又可以屏蔽电场，对栅极介质起到很好的保护作用。
具体的，器件结构层还包括N+型电流扩展区13，N+型电流扩展区13设置在P+型基区6与N-型漂移区7之间，N+型电流扩展区13沿第二方向设置在栅槽14的两侧。N+型电流扩展区13可使得电子在出沟道时进行横向扩展，避免P+型基区6与N-型漂移区7直接接触所形成的PN结对电流通道造成影响。
实施例2
请参阅图2a-图2i，一种MOSFET器件的制作方法，可以包括如下步骤：
1)通过外延生长等方式在碳化硅N+型衬底10上形成沿第一方向依次层叠的N+型缓冲层9、N-型漂移区7，如图2a所示；
2)通过外延生长等方式在N-型漂移区7上形成第一方向依次层叠的N+型电流扩展区13、P+型基区6、N+型欧姆接触区3，从而形成器件结构层，如图2b所示；
3)在N+型欧姆接触区3的表面覆设图形化的二氧化硅掩膜16，二氧化硅掩膜16与N-型漂移区7的第一区域对应，通过刻蚀等方式除去未被二氧化硅掩膜16覆盖的N+型欧姆接触区3、P+型基区6、N+型电流扩展区13、N-型漂移区7的一部分，从而在器件结构层内形成槽状结构，槽状结构的槽底位于N-型漂移区7内且形成阶梯结构50，该槽状结构沿第二方向设置在余留的N+型欧姆接触区3、P+型基区6、N+型电流扩展区13两侧；阶梯结构50包括沿第一方向或第二方向依次交替设置的多个第一台阶面和多个第二台阶面，第一台阶面与第二方向平行，第二台阶面与第一方向平行，需要说明的是，该槽状结构沿第一方向上的深度沿远离二氧化硅掩膜16的方向逐渐增加，如图2c所示；
4)通过外延生长等方式在槽状结构内生长形成P+型源区5，并在生长完成之后对器件表面进行化学机械抛光，使N+型源区3的上表面露出，且使P+型源区5的顶部表面与N+型欧姆接触区3的顶部表面齐平，如图2d所示；
5)在N+型源区3和P+型源区5的表面覆设图形化的二氧化硅掩膜19，并通过刻蚀等方式在器件结构层的栅极区域形成栅槽14，栅槽14的槽底位于N-型漂移区7内，之后去除二氧化硅掩膜19，如图2e所示，N+型欧姆接触区3、P+型基区6、N+型电流扩展区13沿第二方向位于栅槽14的两侧；
6)在器件结构层的表面覆设图形化的二氧化硅掩膜20，通过注入氮离子的方式在栅槽14的槽底部形成N+型屏蔽区8，其中，N+型屏蔽区8的氮离子的掺杂浓度为1×1017cm-3，如图2f所示；
7)通过自对准工艺在栅槽14的侧壁生长厚度为N+型屏蔽区宽度的二氧化硅掩膜22，通过铝离子注入的方式将未被二氧化硅掩膜22覆盖的N+型屏蔽区8转化形成P+型屏蔽区12，余留的N+型屏蔽区8沿第二方向设置在P+型屏蔽区12的两侧，其中，P+型屏蔽区12内的铝离子的掺杂浓度为5×1018cm-3，之后去除二氧化硅掩膜19、22，如图2g所示；
8)通过高温干氧氧化等方式在所形成的栅槽14内壁形成栅介质层2，其中，栅介质层2的厚度为50nm，且栅介质层2的材质可以是二氧化硅等，之后采用高温、一氧化氮退火的方式降低碳化硅与二氧化硅界面的界面态密度，如图2h所示。
9)在栅槽14内沉积多晶硅15，并刻蚀得到需要的多晶硅结构，对沉积的多晶硅15进行P型重掺杂，并进行高温激活退火，使得多晶硅15具有导电性，如图2i所示。
10)通过磁控溅射金属等方式形成栅极1、源极4和漏极11，并进行高温退火，形成欧姆合金，完成器件的制作。具体的，源极4和漏极11的材质可以是为Ni/A1合金，且Al金属进行加厚，栅极1的材质为Al等，如图1所示。
此外，本案发明人还参照前述实施例1和实施例2，以本说明书述及的其它原料、工艺操作、工艺条件进行了诸多试验，在不同的实施例中，改变了第一台阶面的宽度L1与第二台阶面的高度H1的比值和/或改变第一屏蔽区的宽度与所述第二屏蔽区的宽度之比和/或改变第一屏蔽区和/或第二屏蔽区的掺杂浓度，从而获得了一系列的MOSFET器件，同时，对该一系列的MOSFET器件进行了测试，测试结果如图3和图4所示，其中，图3中的横坐标为第一台阶面的宽度L1与第二台阶面的高度H1之比，图4中的横坐标为第一屏蔽区的宽度与所述第二屏蔽区的宽度之比。
在本发明中的MOSFET器件中，P+型屏蔽区12和N-型漂移区7之间只有P+型屏蔽区12和N+型屏蔽区8形成一个PN结，没有形成JEFT区。且P+型屏蔽区12在栅槽14底部会形成高电场，这会增加器件正向导通时电子的漂移速度，提高器件正向导通性能，相对于常规的碳化硅UMOSFET，本发明中MOSFET器件的电流通道更宽。经仿真软件仿真测试获悉，本发明中的MOSFET器件的导通电阻虽因为P+型源区引入器件内部使得该结构器件较常规P+型UMOFET上升了9％(由2.94mΩ·cm2升至3.21mΩ·cm2)，但反向击穿电压提升了36％(由1241V提升至1688V)，器件FoM值提升了71％(由0.52kV2升至0.89kV2)。
本发明提供的一种MOSFET器件，将源区设计为两部分，使第一部分的侧壁垂直于器件表面设置且呈矩形，使第二部分与漂移区接触的截面呈阶梯结构，同时，在源区的第二部分的阶梯结构与栅槽之间设置电场屏蔽结构，在大幅度提升了器件的正向导通电流密度的同时，也使器件的反向击穿电压达到了1688V，在1200V反向阻断电压下，栅介质的电场强度达到了2.8MV/cm，使得MOSFET器件具备更高的可靠性。
本发明中的阶梯型的P+源区的底部与位于栅槽底部的电场屏蔽区齐平，在承受反向耐压时与P+屏蔽区(第二屏蔽区)的高场强相互调制，使得器件能够承受更高的场强才击穿以达到更高的击穿电压。但是因为漂移区为N型掺杂且浓度没有P+源区和P+屏蔽区那么高，所以在P+源区和P+屏蔽区(第二屏蔽区)之间的漂移区会被耗尽形成高阻区域，而电流扩展层以及N型漂移区(第一屏蔽区)可以引入N型区域，以减少该区域的耗尽，这是因为该区域是电流的导通路径。这也是本发明将P+源区设计成阶梯形的原因。
本发明提供的一种MOSFET器件具有较高的电流密度，在实际器件制备中，可以使用较少的元胞即可获得相同的电流输出能力，元胞密度的降低使得栅极面积也相对减小，从而降低了栅漏电容CD，减小了驱动损耗，增加了开关速度。
本发明提供的一种MOSFET器件，在器件的漂移区和基区之间设置电流扩展层、在第二导电类型的屏蔽层与电流扩展层之间的区域设置第一类型的屏蔽层，使得电子在出沟道时进行横向和纵向扩展，避免了基区与漂移区直接接触所形成的PN结对电流通道造成影响。
需要说明的是，本发明中的N型电流扩展层和N型屏蔽区(第一屏蔽区)共同作为电场屏蔽结构，在一个结构不变的器件中，导通电阻的减小和反向击穿电压的上升这两个趋势一定是相互矛盾的，只能达到动态平衡。
应当理解，上述实施例仅为说明本发明的技术构思及特点，其目的在于让熟悉此项技术的人士能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡根据本发明精神实质所作的等效变化或修饰，都应涵盖在本发明的保护范围之内。

Claims (10)

1.一种MOSFET器件，包括器件结构层以及与所述器件结构层匹配的源极(4)、漏极(11)和栅极(1)，其特征在于：
所述器件结构层包括漂移区(7)、沿第一方向依次层叠设置在所述漂移区上的基区(6)、欧姆接触区(3)以及沿第一方向层叠设置在所述漂移区(7)上的源区(5)，所述源区(5)沿第二方向设置在所述基区(6)、所述欧姆接触区(3)的两侧且与所述基区(6)、所述欧姆接触区(3)邻接，所述源区(5)靠近所述漂移区(7)的表面具有阶梯结构；
以及，所述器件结构层的栅极区域还具有栅槽(14)，所述栅槽(14)的槽口位于所述欧姆接触区(3)、槽底位于所述漂移区(7)，所述基区(6)内还形成有沟道区，所述沟道区位于所述基区(6)内靠近所述栅槽(14)的侧壁的一侧，其中，所述源区(5)、所述基区(6)为第一导电类型，所述欧姆接触区(3)、所述漂移区(7)为第二导电类型，所述第一方向与所述第二方向交叉设置。
2.根据权利要求1所述的MOSFET器件，其特征在于：所述源区(5)包括沿所述第一方向依次设置的第一部分(51)和第二部分(52)，所述第一部分(51)沿所述第二方向设置在所述基区(6)、所述欧姆接触区(3)的两侧且与所述基区(6)、所述欧姆接触区(3)邻接，所述第二部分(52)设置在所述漂移区(7)内，所述阶梯结构位于所述第二部分(52)靠近所述漂移区(7)的界面处；
优选的，在所述第一方向上，所述第一部分(51)的顶部表面与所述欧姆接触区(3)的顶部表面齐平，所述第二部分(52)的顶部表面与所述漂移区(7)的顶部表面齐平；
优选的，在所述第一方向上，所述第二部分(52)的最底部在所述栅槽(14)的槽底的下方。
3.根据权利要求1或2所述的MOSFET器件，其特征在于：所述阶梯结构包括所沿第一方向或第二方向依次交替设置的多个第一台阶面和多个第二台阶面，所述第一台阶面与所述第二方向平行，所述第二台阶面与所述第一方向平行；
优选的，所述第一台阶面的宽度L1与所述第二台阶面的高度H1之比为(1：4)～(2：1)；
和/或，在所述第一方向上，任意两个所述第一台阶面中相对靠近所述栅槽(14)的一者位于相对远离所述栅槽(14)的另一者的上方。
4.根据权利要求1所述的MOSFET器件，其特征在于：所述器件结构层还包括第一屏蔽区(8)和第二屏蔽区(12)所述第一屏蔽区(8)和所述第二屏蔽区(12)位于所述栅槽(14)的槽底与所述漂移区(7)之间，所述第一屏蔽区(8)沿所述第二方向设置在所述第二屏蔽区(12)的两侧且相互邻接，其中，所述第一屏蔽区(8)为第二导电类型，所述第二屏蔽区(12)为第一导电类型；
优选的，所述第一屏蔽区(8)和所述第二屏蔽区(12)的厚度相同；
优选的，所述第一屏蔽区(8)和所述第二屏蔽区(12)的最底面与所述源区(5)的最底面处在同一平面；
优选的，所述第一屏蔽区(8)和所述第二屏蔽区(12)是由所述漂移区(7)的局部区域转化形成的；
优选的，所述第一屏蔽区(8)的掺杂浓度小于所述第二屏蔽区(12)的掺杂浓度；
优选的，所述第一屏蔽区(8)的掺杂浓度为1×1017cm-3～5×1017cm-3；
优选的，所述第二屏蔽区(12)的掺杂浓度为5×1018cm-3～1×1019cm-3；
优选的，在所述第二方向上，所述第一屏蔽区(8)的宽度小于所述第二屏蔽区(12)的宽度；
优选的，在所述第二方向上，所述第一屏蔽区(8)的宽度与所述第二屏蔽区(12)的宽度之比为(3∶14)～(7∶10)。
5.根据权利要求1或4所述的MOSFET器件，其特征在于：所述器件结构层还包括电流扩展区(13)，所述电流扩展区(13)设置在所述基区(6)与所述漂移区(7)之间，所述电流扩展区(13)为第二导电类型；
优选的，所述电流扩展区(13)沿所述第二方向设置在所述栅槽(14)的两侧；
和/或，所述基区(6)、所述欧姆接触区(3)沿所述第二方向设置在所述栅槽(14)的两侧。
6.根据权利要求1所述的MOSFET器件，其特征在于：所述器件结构层还包括多晶硅(15)，所述多晶硅(15)设置在所述栅槽(14)内，所述多晶硅(15)与所述栅槽(14)之间还设置有栅介质层(2)，所述栅极(1)设置在所述多晶硅(15)上；
和/或，所述源极(4)与所述欧姆接触区(3)、所述源区(5)电连接；
和/或，所述器件结构层还包括衬底(10)，所述漂移区(7)沿所述第一方向层叠设置在所述衬底(10)上，所述漏极(11)与所述衬底(10)电连接，所述衬底(10)为第二导电类型；
和/或，所述衬底(10)与所述漂移区(7)之间还设置有缓冲层(9)；
和/或，所述第一导电类型和所述第二导电类型中的一者为P型，另一者为N型。
7.一种MOSFET器件的制作方法，包括制作器件结构层的步骤以及制作与所述器件结构层匹配的源极(4)、漏极(11)和栅极(1)的步骤，其特征在于，制作器件结构层的步骤包括：
提供漂移区(7)，在所述漂移区(7)上形成沿第一方向依次层叠的基区(6)和欧姆接触区(3)，在所述漂移区(7)上形成沿第一方向层叠的源区(5)，且使所述源区(5)靠近所述漂移区(7)的表面形成阶梯结构，所述源区(5)与所述基区(6)、所述欧姆接触区(3)相邻接；
在所述欧姆接触区(3)的栅极区域加工形成栅槽(14)，且使所述栅槽(14)的槽底位于所述漂移区(7)，所述基区(6)内靠近所述栅槽(14)侧壁的区域形成有沟道区；
其中，所述源区(5)、所述基区(6)为第一导电类型，所述欧姆接触区(3)、所述漂移区(7)为第二导电类型，所述第一方向与所述第二方向交叉设置。
8.根据权利要求7所述的制作方法，其特征在于，制作所述器件结构层的步骤具体包括：
先在所述漂移区(7)的表面形成一槽状结构，且使所述槽状结构的槽底形成阶梯结构，再在所述漂移区(7)的槽状结构的槽底上制作形成所述源区(5)，从而使所述源区(5)形成与所述槽状结构仿形的阶梯结构；
优选的，制作所述器件结构层的步骤具体包括：
先在所述槽状结构内形成所述源区(5)的第二部分(52)，且使所述第二部分(52)的顶部表面与所述漂移区(7)的顶部表面齐平，所述第二部分(52)形成与所述槽状结构仿形的阶梯结构；
再在所述第二部分(52)上形成所述源区(5)的第一部分(51)，且使所述第一部分(51)的顶部表面与所述欧姆接触区(3)的顶部表面齐平；
优选的，所述第一部分(51)沿所述第二方向设置在所述基区(6)、所述欧姆接触区(3)的两侧，且与所述基区(6)、所述欧姆接触区(3)相邻接；
优选的，在所述第一方向上，所述第二部分(52)的最底部位于所述栅槽(14)的槽底远离所述栅槽(14)的一侧；
优选的，所述阶梯结构包括所沿第一方向或第二方向依次交替设置的多个第一台阶面和多个第二台阶面，所述第一台阶面与所述第二方向平行，所述第二台阶面与所述第一方向平行；
优选的，所述第一台阶面的宽度L1与所述第二台阶面的高度H1之比为(1∶4)～(2：1)；
和/或，在所述第一方向上，任意两个所述第一台阶面中相对靠近所述栅槽(14)的一者位于相对远离所述栅槽(14)的另一者的上方。
9.根据权利要求7所述的制作方法，其特征在于，制作所述器件结构层的步骤还包括：
在所述栅槽(14)的槽底与所述漂移区(7)之间形成第一屏蔽区(8)和第二屏蔽区(12)，所述第一屏蔽区(8)沿所述第二方向设置在所述第二屏蔽区(12)的两侧且相互邻接，其中，所述第一屏蔽区(8)为第二导电类型，所述第二屏蔽区(12)为第一导电类型；
优选的，所述第一屏蔽区(8)和所述第二屏蔽区(12)是由所述漂移区(7)的局部区域转化形成的；
优选的，所述第一屏蔽区(8)的掺杂浓度小于所述第二屏蔽区(12)的掺杂浓度；
优选的，所述第一屏蔽区(8)的掺杂浓度为1×1017cm-3～5×1017cm-3；
优选的，所述第二屏蔽区(12)的掺杂浓度为5×1018cm-3～1×1019cm-3；
优选的，在所述第二方向上，所述第一屏蔽区(8)的宽度小于所述第二屏蔽区(12)的宽度；
优选的，在所述第二方向上，所述第一屏蔽区(8)的宽度与所述第二屏蔽区(12)的宽度之比为(3∶14)～(7∶10)。
优选的，所述第一屏蔽区(8)和所述第二屏蔽区(12)的厚度相同；
优选的，所述第一屏蔽区(8)和所述第二屏蔽区(12)的最底面与所述源区(5)的最底面处在同一平面。
10.根据权利要求7或9所述的制作方法，其特征在于，制作所述器件结构层的步骤还包括：
在所述漂移区(7)与所述基区(6)之间形成电流扩展区(13)，所述电流扩展区(13)为第二导电类型；
优选的，所述电流扩展区(13)沿所述第二方向设置在所述栅槽(14)的两侧；
和/或，所述第一导电类型和所述第二导电类型中的一者为P型，另一者为N型。
CN202310952551.7A 2023-07-31 2023-07-31 Mosfet器件及其制作方法 Pending CN116759443A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310952551.7A CN116759443A (zh) 2023-07-31 2023-07-31 Mosfet器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310952551.7A CN116759443A (zh) 2023-07-31 2023-07-31 Mosfet器件及其制作方法

Publications (1)

Publication Number Publication Date
CN116759443A true CN116759443A (zh) 2023-09-15

Family

ID=87948010

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310952551.7A Pending CN116759443A (zh) 2023-07-31 2023-07-31 Mosfet器件及其制作方法

Country Status (1)

Country Link
CN (1) CN116759443A (zh)

Similar Documents

Publication Publication Date Title
US9490338B2 (en) Silicon carbide semiconductor apparatus and method of manufacturing same
TWI520337B (zh) 階梯溝渠式金氧半場效電晶體及其製造方法
JP2018186270A (ja) トレンチ下部にオフセットを有するＳｉＣ半導体デバイス
JP4761942B2 (ja) 半導体装置
US20090273031A1 (en) Semiconductor device
JP2008258443A (ja) 電力用半導体素子及びその製造方法
JP5865016B2 (ja) トレンチ型ショットキー接合型半導体装置及びその製造方法
US11342433B2 (en) Silicon carbide devices, semiconductor devices and methods for forming silicon carbide devices and semiconductor devices
CN111799322B (zh) 面向高频应用的双沟槽型SiC MOSFET结构及制造方法
CN114038908B (zh) 集成二极管的沟槽栅碳化硅mosfet器件及制造方法
CN115579397A (zh) 双级沟槽栅碳化硅mosfet及其制备方法
CN109920839A (zh) P+屏蔽层电位可调碳化硅mosfet器件及制备方法
CN114284358A (zh) 一种碳化硅功率器件及其制备方法
CN114496784B (zh) 一种底部保护接地沟槽型碳化硅mosfet及其制备方法
CN117038453A (zh) Mosfet结构及工艺方法
CN117497600B (zh) 超结碳化硅晶体管的结构、制造方法及电子设备
CN113421927B (zh) 一种逆导SiC MOSFET器件及其制造方法
CN108336133B (zh) 一种碳化硅绝缘栅双极型晶体管及其制作方法
KR20230015774A (ko) Mosfet 소자 및 그 제조 방법
JP2023162328A (ja) 縦型電界効果トランジスタおよびその形成のための方法
JP6648852B1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN117038456A (zh) Mosfet结构及工艺方法
CN114628525B (zh) 一种沟槽型SiC MOSFET器件及其制造方法
CN116613210A (zh) 一种高耐压碳化硅umosfet器件及其制备方法
CN114068721B (zh) 双梯形槽保护梯形槽碳化硅mosfet器件及制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination