CN116742299A

CN116742299A - 一种铁电薄膜移相器、晶圆级相控阵芯片系统

Info

Publication number: CN116742299A
Application number: CN202310492361.1A
Authority: CN
Inventors: 廖佳佳; 李云鹏; 周益春; 刘马良; 闫非; 廖敏
Original assignee: Xidian University
Current assignee: Xidian University
Priority date: 2023-05-04
Filing date: 2023-05-04
Publication date: 2023-09-12
Anticipated expiration: 2043-05-04
Also published as: CN116742299B

Abstract

本发明公开了一种铁电薄膜移相器、晶圆级相控阵芯片系统，包括：衬底层；隔绝信号层位于衬底层上；第一、第二和第三顶层传输线电极间隔分布于隔绝信号层上；其中，第一和第二顶层传输线电极位于隔绝信号层两端，第三顶层传输线电极位于隔绝信号层中间区域；底层传输线电极，位于隔绝信号层内；中间传输线结构位于底层传输线电极中间区域，且邻接第三顶层传输线电极；MIM氧化铪基铁电电容结构位于底层传输线电极两端；金属传输线结构位于MIM氧化铪基铁电电容结构与第一顶层传输电极之间，以及位于MIM氧化铪基铁电电容结构与第二顶层传输电极之间。本发明结构可以实现晶圆一体式集成，其制备完全与现有的CMOS工艺线兼容。

Description

一种铁电薄膜移相器、晶圆级相控阵芯片系统

技术领域

本发明属于半导体技术领域，具体涉及一种铁电薄膜移相器、晶圆级相控阵芯片系统。

背景技术

相控阵技术具有快速扫描、多波束、抗干扰、低重量等特性，对雷达、卫星通信等领域有革命性的意义。科学技术的发展不仅需要相控阵系统具有更高的射频特性，同时还对其尺寸、重量以及功耗(Size Weight and Power，简称SWaP)提出了更高的要求。

基于互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，简称CMOS)工艺实现一体式集成的晶圆级相控阵技术相比于现有多层印制电路板(PrintedCircuit Board，简称PCB)相控阵以及系统级封装(System in Package，简称SiP)相控阵，在阵列规模、集成度、收发效率以及装配难度上展现了显著的优势。这也对其中用量最大的信号处理部件，即晶圆级移相器提出了更严苛的要求。现有晶圆级移相器包括：采用基于电流驱动的有源移相器；采用包括MEMS移相器、铁氧体移相器、半导体二极管移相器、GaAs场效应晶体管移相器等无源移相器；采用铁电薄膜无源移相器。

但是，现有晶圆级移相器分别存在以下问题：

1)、采用基于电流开关器件的有源移相器，因其工作机制为电流驱动，故大规模、高密度集成时存在热密度高、功耗大且造价昂贵的问题；

2)、采用包括MEMS移相器、铁氧体移相器、半导体二极管移相器、GaAs场效应晶体管移相器等无源移相器尽管可以解决功耗的限制，但这些器件在高频下又存在插损耗大、精度低的缺点；

3)、采用铁电薄膜无源移相器，铁电移相器用介质材料通常为钛酸锶钡Ba_xSr_1- _xTiO₃(BST)，由于薄膜厚度降低至亚百纳米时，铁电性能将急剧下降，因此工作电压通常为几十伏特，与硅基CMOS器件工作电压不兼容。此外，BST铁电薄膜的制备工艺的制备温度、结晶温度较高，与CMOS工艺兼容性差。目前，基于BST等传统铁电材料的铁电薄膜移相器通常是通过分立芯片焊接至PCB板集成的，存在因各种寄生电容和长距离金属互联导致的通信延迟等问题，不利于小型化、轻型化系统的发展。

发明内容

为了解决现有技术中存在的上述问题，本发明提供了一种铁电薄膜移相器、晶圆级相控阵芯片系统。本发明要解决的技术问题通过以下技术方案实现：

第一方面，本发明实施例提供了一种铁电薄膜移相器，包括：

衬底层；

隔绝信号层，位于所述衬底层上；

第一顶层传输线电极、第二顶层传输线电极和第三顶层传输线电极，间隔分布于所述隔绝信号层上；其中，所述第一顶层传输线电极和所述第二顶层传输线电极位于所述隔绝信号层两端的表面，所述第三顶层传输线电极位于所述隔绝信号层中间区域的表面；

底层传输线电极，位于所述隔绝信号层内；

中间传输线结构，位于所述底层传输线电极中间区域的表面，且邻接所述第三顶层传输线电极；

若干MIM氧化铪基铁电电容结构，分布于所述底层传输线结构两端的表面，且均位于所述第一顶层传输线电极和所述第二顶层传输线电极下方；

若干金属传输线结构，位于所述第一顶层传输电极与每个所述MIM氧化铪基铁电电容结构之间，以及位于所述第二顶层传输电极与每个所述MIM氧化铪基铁电电容结构之间。

在本发明的一个实施例中，所述隔绝信号层包括二氧化硅、钛化硼、氧化铝、氮化硅中一种，厚度为500nm～10μm。

在本发明的一个实施例中，每个所述MIM氧化铪基铁电电容结构包括由下到上叠层分布的第一电极层、氧化铪铁电薄膜层和第二电极层。

在本发明的一个实施例中，所述第一电极层和所述第二电极层的电极材料均包括TiN、W、HfN、TaN、Ni、Ru中一种或多种，厚度均为10nm～100nm；所述氧化铪铁电薄膜层为掺杂或非掺杂的氧化铪铁电薄膜，掺杂的氧化铪铁电薄膜的掺杂材料包括硅、锆、铝、镧、钇、铈、氮、镨中一种或几种；沿俯视方向看，所述MIM氧化铪铁电薄膜层的长和宽均为500nm～2000nm；沿正视和侧视方向看，所述MIM氧化铪铁电薄膜层的厚度为3nm～80nm。

在本发明的一个实施例中，所述MIM氧化铪基铁电电容结构的相移响应频率为1Hz～0.1THz、工作电压为0～3V。

第二方面，本发明实施例提供了一种晶圆级相控阵芯片系统，包括：

基板；所述基板包括硅基衬底，以及位于硅基衬底上的根据相控阵系统要求设计好的控制单元、衰减器、功率分配器及多层金属布线结构；

铁电薄膜移相器阵列，位于所述多层金属布线结构上，且所述铁电薄膜移相器阵列为多个上述任一除衬底层外的铁电薄膜移相器组成的阵列。

在本发明的一个实施例中，所述多层金属布线结构包括顶层传输线金属、底传输线金属，以及位于所述顶层传输线金属和所述底传输线金属之间两端区域的若干叠层分布的中间传输线金属；其中，

所述功率分配器和所述铁电薄膜移相器阵列，位于所述顶层传输线金属上的两端区域；

所述衰减器和所述功率分配器，位于所述底传输线金属的中间区域。

在本发明的一个实施例中，所述晶圆级相控阵芯片系统采用硅基CMOS工艺线一体式流片加工形成。

在本发明的一个实施例中，所述铁电薄膜移相器阵列中每个MIM氧化铪基铁电电容结构的集成工艺温度不高于450℃。

在本发明的一个实施例中，所述铁电薄膜移相器阵列中每个MIM氧化铪基铁电电容结构的相移响应频率为1Hz～0.1THz、工作电压为0～3V。

本发明的有益效果：

本发明提出的铁电薄膜移相器，是一种新型的晶圆级移相器结构，其结构包括：衬底层；隔绝信号层，位于衬底层上；第一顶层传输线电极、第二顶层传输线电极和第三顶层传输线电极，间隔分布于隔绝信号层上；其中，第一顶层传输线电极和第二顶层传输线电极位于隔绝信号层两端的表面，第三顶层传输线电极位于隔绝信号层中间区域的表面；底层传输线电极，位于隔绝信号层内；中间传输线结构，位于底层传输线电极中间区域的表面，且邻接第三顶层传输线电极；若干MIM氧化铪基铁电电容结构，分布于底层传输线电极两端的表面，且均位于第一顶层传输线电极和第二顶层传输线电极下方；若干金属传输线结构，位于第一顶层传输电极与每个MIM氧化铪基铁电电容结构之间，以及位于第二顶层传输电极与每个MIM氧化铪基铁电电容结构之间。可见，本发明提出的铁电薄膜移相器可以实现晶圆一体式集成，其制备可以完全与现有的CMOS工艺线兼容；此外，由于MIM氧化铪基铁电电容结构具有操作电压低、薄膜厚度可微缩、高频响应速度快等优势，有利于降低器件工作电压、提高器件集成密度、提高器件工作频段，对发展大面阵、低功耗、高精度、低损耗的移相器技术有重要意义。

以下将结合附图及实施例对本发明做进一步详细说明。

附图说明

图1是本发明实施例提供的一种铁电薄膜移相器的示意图；

图2(a)～2(b)是本发明实施例提供的沿正视方向的铁电薄膜移相器的平面示意图；

图3(a)～图3(d)是本发明实施例提供的铁电薄膜移相器在不同视角的结构示意图；

图4(a)～图4(j)是本发明实施例提供的铁电薄膜移相器的制备过程中对应的结构示意图；

图5是本发明实施例提供的一种晶圆级相控阵芯片系统的结构示意图。

附图标记说明：

1-衬底层；2-隔绝信号层；3-第一顶层传输线电极；4-第二顶层传输线电极；5-第三顶层传输线电极；6-底层传输线电极；7-中间传输线结构；8-MIM氧化铪基铁电电容结构；9-金属传输线结构；81-第一电极层；82-MIM氧化铪铁电薄膜层；83-第二电极层；10-硅基衬底；20-多层金属布线结构；30-铁电薄膜移相器；201-底传输线金属；202-顶层传输线金属；203-中间传输线金属。

具体实施方式

下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。

小型化、低重量、低功耗CMOS晶圆级相控阵是通信和雷达系统的核心技术之一，其中移相器是相控阵中用量最大的信号处理器件。然而，现有CMOS晶圆级相控阵存在功耗和性能相互制约的问题，即晶圆级有源相控阵因工作原理为电流驱动，大规模集成时存在功率高的致命问题，而低功耗、工作原理为电压驱动的无源相控阵又存在与硅基集成电路兼容性差、且高频下插入损耗高的问题。基于此，本发明旨在提出一种可以解决现有CMOS晶圆级移相器功耗的工作频率相互制约的问题。

第一方面，请参见图1，本发明实施例提供了一种铁电薄膜移相器30，包括：

衬底层1；

隔绝信号层2，位于衬底层1上；

第一顶层传输线电极3、第二顶层传输线电极4和第三顶层传输线电极5，间隔分布于隔绝信号层2上；其中，第一顶层传输线电极3和第二顶层传输线电极4位于隔绝信号层2两端的表面，第三顶层传输线电极5位于隔绝信号层2中间区域的表面；

底层传输线电极6，位于隔绝信号层2内；

中间传输线结构7，位于底层传输线电极6中间区域的表面，且邻接第三顶层传输线电极5；

若干MIM氧化铪基铁电电容结构8，分布于底层传输线电极6两端的表面，且均位于第一顶层传输线电极3和第二顶层传输线电极4下方；

若干金属传输线结构9，位于第一顶层传输电极与每个MIM氧化铪基铁电电容结构8之间，以及位于第二顶层传输电极与每个MIM氧化铪基铁电电容结构8之间。

优选地，衬底层1包括但不仅限于p型单晶硅、砷化镓、蓝宝石中一种，厚度为10μm～1000μm。

优选地，隔绝信号层2材料为低介电常数物质，包括但不限于二氧化硅、钛化硼、氧化铝、氮化硅中一种，厚度为100nm～1000nm。

优选地，第一顶层传输线电极3、第二顶层传输线电极4、底层传输线电极6、中间传输线结构7和金属传输线结构9的材料均包括但不限于金、铂、银、钛、铜、铝、铁、镍中一种或多种，厚度均为50nm～1000nm。第一顶层传输线电极3、第二顶层传输线电极4均为G信号传输电极；第三顶层传输线电极5为S信号传输电极。

优选地，每个MIM氧化铪基铁电电容结构8的厚度为23nm～280nm。

在本发明的一个实施例中，图2(a)展示了沿正视方向的铁电薄膜移相器的平面示意图，图2(b)展示了沿正视方向的另一种铁电薄膜移相器的平面示意图，由图2(b)上侧放大图所示，本发明实施例的每个MIM氧化铪基铁电电容结构8可以包括由下到上叠层分布的第一电极层81、MIM氧化铪铁电薄膜层82和第二电极层83；如图2(b)右侧放大图所示为沿红色实线的俯视角剖面图。

优选地，第一电极81层和第二电极83层的电极材料均包括但不限于TiN、W、HfN、TaN、Ni、Ru中一种或多种，厚度均为10nm～100nm；MIM氧化铪铁电薄膜层82为掺杂或非掺杂的氧化铪铁电薄膜，掺杂的氧化铪铁电薄膜的掺杂材料包括但不限于硅、锆、铝、镧、钇、铈、氮、镨等可诱导氧化铪形成铁电相的各种元素中一种或几种；沿俯视方向看，MIM氧化铪铁电薄膜层82的长和宽均为500nm～2000nm；沿正视和侧视方向看，MIM氧化铪铁电薄膜层82的厚度为3nm～80nm。本发明实施例的MIM氧化铪铁电薄膜层82有较高的介电调节率及较低的介电损耗，且在高频下能保持特性以及热稳定性；并且可以通过更改外加电压更改材料的介电常数来进行线性相位调整。

经发明人研究，本发明实施例提出的MIM氧化铪基铁电电容结构的相移响应频率为1Hz～0.1THz、工作电压为0～3V。

请参见图3(a)～图3(d)，从不同视角展示了本发明实施例提出的铁电薄膜移相器30，具体地：图3(a)为铁电薄膜移相器的整体结构示意图，其并未展示内部结构细节，图3(b)为铁电薄膜移相器沿正视方向的剖面示意图，图3(c)为铁电薄膜移相器的沿侧视方向的剖面示意图，图3(d)为铁电薄膜移相器沿正视、侧视方向的剖面示意图，多角度细节展示了本发明实施例提出的铁电薄膜移相器30。

对应，本发明实施例提出的铁电薄膜移相器的工艺过程如下：

1)、选取p型单晶硅、砷化镓、蓝宝石中一种作为衬底层1如图4(a)所示，厚度可以为10μm～1000μm；

2)、在衬底层1上完成第一隔绝信号层21的制备，制备结构如图4(b)所示，其中隔绝信号层21可以是二氧化硅、钛化硼、氧化铝、氮化硅等材料，主要根据材料的介电常数来选择，用于减小顶层传输线电极(第一顶层传输线电极3、第二顶层传输线电极4和第三顶层传输线电极5与底层传输线电极6形成电容带来的影响，其制备方法可以为脉冲激光沉积、化学溶液法、化学气相沉积法、原子层沉积、磁控溅射法等；

3)、在第一隔绝信号层21上完成底层传输线电极6的制备，制备结构如图4(c)所示，其制备方法可以为脉冲激光沉积、化学溶液法、化学气相沉积法、原子层沉积、磁控溅射法等；

4)、如图4(d)、图4(e)、图4(f)依次在底层传输线电极6上沉积比如TiN、氧化铪、TiN以形成MIM氧化铪基铁电电容结构8，MIM氧化铪基铁电电容结构8包括第一电极层81、MIM氧化铪铁电薄膜层82和第二电极层83，其制备方法可以为脉冲激光沉积、化学溶液法、化学气相沉积法、原子层沉积、磁控溅射法等，该MIM氧化铪基铁电电容结构8的整体厚度为23nm～280nm，制备温度为100℃～400℃，制备结束后进行快速热退火处理，退火温度为400℃～700℃，退火时间为10s～100s；

5)、在图4(f)所示的结构上利用光刻技术进行MIM氧化铪基铁电电容结构8和底层传输线电极6的图形化，图形化后结构如图4(g)所示；

6)、在图4(g)所示的第一隔绝信号层21、底层传输线电极6和第二电极层83上完成第二隔绝信号层22的制备，制备结构如图4(h)所示，制备过程可以参见第一隔绝信号层21，在此不再赘述；其中，第一隔绝信号层21和第二隔绝信号层22构成图1所示的隔绝信号层2；

7)、在图4(h)所示的结构上利用通孔工艺在每个MIM氧化铪基铁电电容结构8上的隔绝信号层2完成打孔，完成金属传输线结构9位置的刻蚀如图4(i)所示；

8)、在图4(i)所示的结构上利用光刻工艺在第三顶层传输线电极5位置下方隔绝信号层2完成图形化，完成金属传输线结构7位置的刻蚀(图中未显示)；在图4(i)所示的结构上完成第一顶层传输线电极3(图中未显示)、第二顶层传输线电极4、第三顶层传输线电极5位置图形化(图中未显示)，并利用脉冲激光沉积、化学溶液法、化学气相沉积法、原子层沉积、磁控溅射法等，在金属传输线结构9、金属传输线结构7(图中未显示)、第一顶层传输线电极3(图中未显示)、第二顶层传输线电极4、第三顶层传输线电极5(图中未显示)位置上完成比如铜金属的一次性沉积，如图4(j)所示，也可以对不同部分采用不同的金属进行沉积，从而完成顶层传输线电极和MIM氧化铪基铁电电容结构8之间的金属连线。

综上所述，本发明实施例提出的铁电薄膜移相器30，是一种新型的晶圆级移相器结构，其结构包括：衬底层1；隔绝信号层2，位于衬底层1上；第一顶层传输线电极3、第二顶层传输线电极4和第三顶层传输线电极5，间隔分布于隔绝信号层2上；其中，第一顶层传输线电极3和第二顶层传输线电极4位于隔绝信号层2两端的表面，第三顶层传输线电极5位于隔绝信号层2中间区域的表面；底层传输线电极6，位于隔绝信号层2内；中间传输线结构7，位于底层传输线电极6中间区域的表面，且邻接第三顶层传输线电极5；若干MIM氧化铪基铁电电容结构8，分布于底层传输线电极6两端的表面，且均位于第一顶层传输线电极3和第二顶层传输线电极4下方；若干金属传输线结构9，位于第一顶层传输电极与每个MIM氧化铪基铁电电容结构8之间，以及位于第二顶层传输电极与每个MIM氧化铪基铁电电容结构8之间。可见，本发明实施例提出的铁电薄膜移相器30可以实现晶圆一体式集成，其制备可以完全与现有的CMOS工艺线兼容；此外，由于MIM氧化铪基铁电电容结构8具有操作电压低、薄膜厚度可微缩、高频响应速度快等优势，有利于降低器件工作电压、提高器件集成密度、提高器件工作频段，对发展大面阵、低功耗、高精度、低损耗的移相器技术有重要意义。

第二方面，请参见图5，本发明实施例提供了一种晶圆级相控阵芯片系统，包括：

基板；基板包括硅基衬底10，以及位于硅基衬底10上的根据相控阵系统要求设计好的控制单元、衰减器、功率分配器及多层金属布线结构20；

铁电薄膜移相器阵列，位于多层金属布线结构20上，且铁电薄膜移相器阵列为多个第一方面任一除衬底层外的铁电薄膜移相器30组成的阵列。

在本发明的一个实施例中，晶圆级相控阵芯片系统采用硅基CMOS工艺线一体式流片加工形成。

在本发明的一个实施例中，多层金属布线结构20包括顶层传输线金属202、底传输线金属201，以及位于顶层传输线金属202和底传输线金属201之间两端区域的若干叠层分布的中间传输线金属203；其中，

功率分配器和铁电薄膜移相器阵列，位于顶层传输线金属202的两端区域；

其中，

衰减器和功率分配器，位于底传输线金属201的中间区域。

这里，根据相控阵系统要求设计好的底层电路不局限于控制单元、衰减器、功率分配器，还可以包括逻辑单元、存储单元以及其他设计需要电路，具体根据实际相控阵系统要求而设计。

在本发明的实施例中，顶层传输线金属202、底传输线金属201，以及所有中间传输线金属203的材料均包括但不限于金、铂、银、钛、铜、铝、铁、镍中一种或多种，厚度均为50nm～1000nm。

在本发明的实施例中，铁电薄膜移相器阵列中每个MIM氧化铪基铁电电容结构8的集成工艺温度不高于450℃。

在本发明的实施例中，铁电薄膜移相器阵列中每个MIM氧化铪基铁电电容结构8的相移响应频率为1Hz～0.1THz、工作电压为0～3V。

对应的，介绍一下晶圆级相控阵芯片系统的制备过程，具体地：

CMOS工艺已集成的基板准备，在基板上包含已集成的控制单元，衰减器，功率分配器以及多层金属布线结构20如图5所示(不包括图5中薄膜移相器结构30)，顶层传输线金属202作为薄膜移相器结构30中底层传输线电极6；之后的制备工艺可以参考图4(d)～图4(j)，不同的是，图4(d)～图4(j)无需带衬底层1和第一隔绝信号层21，具体工艺过程在此不再赘述。

对于第二方面的晶圆级相控阵芯片系统实施例而言，由于其基本相近于第一方面的铁电薄膜移相器30实施例，所以描述的比较简单，相关之处参见第一方面的铁电薄膜移相器30实施例的部分说明即可。

在本发明的描述中，需要理解的是，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

尽管在此结合各实施例对本发明进行了描述，然而，在实施所要求保护的本发明过程中，本领域技术人员通过查看说明书及其附图，可理解并实现所述公开实施例的其他变化。在说明书中，“包括”(comprising)一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况。相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。

以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims

1.一种铁电薄膜移相器，其特征在于，包括：

衬底层；

隔绝信号层，位于所述衬底层上；

底层传输线电极，位于所述隔绝信号层内；

若干MIM氧化铪基铁电电容结构，分布于所述底层传输线电极两端的表面，且均位于所述第一顶层传输线电极和所述第二顶层传输线电极下方；

2.根据权利要求1所述的铁电薄膜移相器，其特征在于，所述隔绝信号层包括二氧化硅、钛化硼、氧化铝、氮化硅中一种，厚度为500nm～10μm。

3.根据权利要求1所述的铁电薄膜移相器，其特征在于，每个所述MIM氧化铪基铁电电容结构包括由下到上叠层分布的第一电极层、氧化铪铁电薄膜层和第二电极层。

4.根据权利要求3所述的铁电薄膜移相器，其特征在于，所述第一电极层和所述第二电极层的电极材料均包括TiN、W、HfN、TaN、Ni、Ru中一种或多种，厚度均为10nm～100nm；所述氧化铪铁电薄膜层为掺杂或非掺杂的氧化铪铁电薄膜，掺杂的氧化铪铁电薄膜的掺杂材料包括硅、锆、铝、镧、钇、铈、氮、镨中一种或几种；沿俯视方向看，所述MIM氧化铪铁电薄膜层的长和宽均为500nm～2000nm；沿正视和侧视方向看，所述MIM氧化铪铁电薄膜层的厚度为3nm～80nm。

5.根据权利要求1所述的铁电薄膜移相器，其特征在于，所述MIM氧化铪基铁电电容结构的相移响应频率为1Hz～0.1THz、工作电压为0～3V。

6.一种晶圆级相控阵芯片系统，其特征在于，包括：

铁电薄膜移相器阵列，位于所述多层金属布线结构上，且所述铁电薄膜移相器阵列为多个权利要求1～5任一除衬底层外的铁电薄膜移相器组成的阵列。

7.根据权利要求6所述的晶圆级相控阵芯片系统，其特征在于，所述多层金属布线结构包括顶层传输线金属、底传输线金属，以及位于所述顶层传输线金属和所述底传输线金属之间两端区域的若干叠层分布的中间传输线金属；其中，

8.根据权利要求6所述的晶圆级相控阵芯片系统，其特征在于，所述晶圆级相控阵芯片系统采用硅基CMOS工艺线一体式流片加工形成。

9.根据权利要求6所述的晶圆级相控阵芯片系统，其特征在于，所述铁电薄膜移相器阵列中每个MIM氧化铪基铁电电容结构的集成工艺温度不高于450℃。

10.根据权利要求6所述的晶圆级相控阵芯片系统，其特征在于，所述铁电薄膜移相器阵列中每个MIM氧化铪基铁电电容结构的相移响应频率为1Hz～0.1THz、工作电压为0～3V。