CN115775687A - 一种镓掺杂的氧化铪基铁电薄膜电容器及其制备方法 - Google Patents
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Abstract
本发明公开了一种镓掺杂的氧化铪基铁电薄膜电容器及其制备方法；本发明在硅/二氧化硅片上采用物理气相沉积技术生长底电极钨，然后在钨电极上采用等离子体增强原子层沉积技术生长镓掺杂氧化铪铁电薄膜，再利用物理气相沉积、光刻、剥离制备顶电极，最后采用快速热退火形成铁电电容器。本发明的镓掺杂氧化铪基铁电薄膜，通过采用原子半径较小的镓原子取代部分铪原子，在氧化铪薄膜中产生较大的应力，诱导铁电相的产生，实现了低矫顽场、高可靠性。
Description
技术领域
本发明涉及铁电材料技术领域，具体的说，涉及一种镓掺杂的氧化铪基铁电薄膜电容器及其制备方法。
背景技术
铁电性在非易失性存储器和新型逻辑器件中得到了广泛应用，如铁电随机存取存储器、铁电场效应晶体管等。传统的钙钛矿铁电材料如Pb(Zr,Ti)O3(PZT)已成功应用于130nm技术节点的平面互补金属氧化物半导体(CMOS)工艺中。然而，随着集成电路制造规模的缩小，器件从平面结构过渡到三维结构，传统钙钛矿铁电材料的缺点逐渐暴露出来，如带隙小导致的漏电流大、击穿电压低、不适合三维集成的制造方法、严重的氢污染和界面退化等。
最近，基于氧化铪的铁电材料受到越来越多的关注，由于其更好的可扩展性和与CMOS工艺的兼容性，有望在未来的小节点得到广泛应用。氧化铪的铁电性是由于其具有中心不对称的亚稳正交相结构（Pca21），可以通过掺入特定的元素来稳定，包括硅（Si）、铝（Al）、钆（Gd）、钇（Y）、锆（Zr）和镧（La）等。所有这些元素的掺杂浓度都可以通过使用原子层沉积（ALD）精确控制循环比来实现。然而，掺杂氧化铪基铁电薄膜存在着如矫顽场较大，铁电性与可靠性较差等问题。
发明内容
为了克服现有技术的不足，本发明提供一种镓掺杂的氧化铪基铁电薄膜电容器及其制备方法；本发明通过采用原子层沉积的方法，改变镓掺杂浓度，从而获得矫顽场小，铁电性与可靠性好的铁电薄膜，进而获得性能优异的铁电薄膜电容器。
本发明的目的通过以下技术方案实现。
本发明提供一种镓掺杂的氧化铪铁电薄膜电容器，其为多层结构，从下到上包括包
括衬底、底电极、功能材料和顶电极，功能材料为镓掺杂的氧化铪HfGaO铁电薄膜层，镓在铁电薄膜中的掺杂浓度在3~6 at%之间。优选的， 掺杂浓度为4~5 at%。
本发明中，镓掺杂的氧化铪HfGaO铁电薄膜层的厚度在5~15 nm之间。
本发明中，衬底为硅/二氧化硅衬底、底电极为钨电极、顶电极为钨电极。
本发明还提供一种根据权利要求1所述的镓掺杂的氧化铪铁电薄膜电容器的制备方法，包括以下步骤：
（1）利用物理气相沉积技术，在衬底上生长底电极；
（2）利用等离子体增强原子层沉积技术，在步骤（1）的结构基础上生长镓掺杂氧化铪HfGaO铁电薄膜；
（3）通过光刻工艺对步骤（2）得到的结构进行图形化；
（4）采用物理气相沉积技术在步骤（3）所得的晶圆表面生长顶电极；
（5）通过剥离工艺去除光刻胶和多余电极；
（6）通过快速热退火工艺对晶圆进行处理得到最终器件。
本发明中，步骤（1）中，底电极为钨电极； 利用物理气相沉积技术，在硅/二氧化硅衬底上生长底电极钨；优选的，底电极钨的厚度30 nm，物理气相沉积的功率为150W。
本发明中，步骤（2）中，采用等离子体增强原子层沉积技术生长5~15 nm厚度的HfGaO铁电薄膜，生长工艺温度为250~280℃；PEALD沉积单个循环的氧化铪生长工艺包括0.2 s四二甲氨基铪TDMAHf脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫；PEALD沉积单个循环的氧化镓生长工艺包括0.2 s三甲镓TMG脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫，镓掺杂浓度为3~6 at%。优选的，镓掺杂浓度为4~5 at%。
本发明中，步骤（4）中，顶电极为钨电极；采用物理气相沉积技术生长顶电极钨；优选的，顶电极钨的厚度30 nm，物理气相沉积的功率为150 W。
本发明中，步骤（5）中，采用丙酮对步骤（4）晶圆进行剥离，去除光刻胶和多余电极，超声20-50s。
本发明中，步骤（6）中，将步骤（5）晶圆在氮气氛围下进行快速热退火处理，退火温度为500~800℃，退火时间为30~180s。优选的，退火温度为650-750℃，退火时间为60-120s。
本发明的原理如下：
本发明的镓掺杂氧化铪基铁电薄膜的制备方法，通过采用原子半径较小的镓原子取代部分铪原子，在薄膜中产生较大的应力，诱导铁电相的产生。通过优化镓掺杂浓度，实现了低矫顽场、高可靠性的铁电薄膜。
相对于现有技术，本发明的有益效果在于：
1. 采用原子层沉积技术，薄膜厚度精确可控，成膜均匀性好，易于大规模制备晶圆级器件。
2. 本发明的镓掺杂氧化铪基铁电薄膜的制备全过程与互补金属氧化物半导体工艺兼容。
3.采用镓元素掺杂氧化铪，获得了具有优异铁电性的氧化铪基铁电电容器，并具有低的矫顽场和超高的耐久性。
附图说明
图1是实施例1中制备的样品电容结构示意图。
图2是实施例1-4中，不同镓掺杂浓度，薄膜厚度为10 nm，退火温度为700 ℃样品的电滞回线图。
图3是实施例1-4中，不同镓掺杂浓度，薄膜厚度为10 nm，退火温度为700 ℃样品的GIXRD图。
图4是实施例3中，镓掺杂浓度为5 at%，薄膜厚度为10 nm，退火温度为700 ℃样品的电场循环特性图。
具体实施方式
下面结合实施例及附图对本发明作进一步的详细说明，但本发明的实施方式不限于此。
实施例1
（1）利用物理气相沉积技术，在硅/二氧化硅衬底上生长30 nm钨电极，物理气相沉积的功率为150 W；
（2）在步骤（1）所述的结构上，采用等离子体增强原子层沉积技术生长10nm厚度的HfGaO铁电薄膜，生长工艺温度为270℃。PEALD沉积单个循环的氧化铪生长工艺包括0.2 s四二甲氨基铪（TDMAHf）脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫；PEALD沉积单个循环的氧化镓生长工艺包括0.2 s三甲镓（TMG）脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫。镓掺杂浓度为3 at%；
（3）在步骤（2）所得晶圆表面，经过匀胶、前烘、曝光、后烘、显影和定影等一系列步骤得到100 µm*100 µm的电极图样；
（4）在步骤（3）所述结构上，采用物理气相沉积技术生长30 nm顶电极钨，物理气相沉积的功率为150 W；获得如图1所示结构；
（5）采用丙酮对步骤（4）所述晶圆进行剥离，超声10 s；
（6）将步骤（5）所述晶圆在氮气氛围下进行快速热退火处理，退火温度为700 ℃，退火时间为60s，形成最终器件，结构如图1所示。最后用铁电测试仪和半导体测试仪测试电容器的电学性能。样品的电滞回线和GIXRD图谱如图2和图3所示。测得该样品为单斜相和正交相的混合相，剩余极化值为4 µC/cm2，矫顽场为0.86 MV/cm。
实施例2
（1）利用物理气相沉积技术，在硅/二氧化硅衬底上生长30 nm钨电极，物理气相沉积的功率为150 W；
（2）在步骤（1）所述的结构上，采用等离子体增强原子层沉积技术生长10 nm厚度的HfGaO铁电薄膜，生长工艺温度为270℃。PEALD沉积单个循环的氧化铪生长工艺包括0.2s四二甲氨基铪（TDMAHf）脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫；PEALD沉积单个循环的氧化镓生长工艺包括0.2 s三甲镓（TMG）脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫。镓掺杂浓度为4 at%；
（3）在步骤（2）所得晶圆表面，经过匀胶、前烘、曝光、后烘、显影和定影等一系列步骤得到100 µm*100 µm的电极图样；
（4）在步骤（3）所述结构上，采用物理气相沉积技术生长30 nm顶电极钨，物理气相沉积的功率为150 W；获得如图（1）所示结构；
（5）采用丙酮对步骤（4）所述晶圆进行剥离，超声10 s；
（6）将步骤（5）所述晶圆在氮气氛围下进行快速热退火处理，退火温度为700 ℃，退火时间为60 s，形成最终器件，结构如图1所示。最后用铁电测试仪和半导体测试仪测试电容器的电学性能。样品的电滞回线和GIXRD图谱如图2和图3所示。测得该样品为单斜相和正交相的混合相，剩余极化值为11 µC/cm2，矫顽场为0.96 MV/cm。
实施例3
（1）利用物理气相沉积技术，在硅/二氧化硅衬底上生长30 nm钨电极，物理气相沉积的功率为150 W；
（2）在步骤（1）所述的结构上，采用等离子体增强原子层沉积技术生长10 nm厚度的HfGaO铁电薄膜，生长工艺温度为270℃。PEALD沉积单个循环的氧化铪生长工艺包括0.2s四二甲氨基铪（TDMAHf）脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫；PEALD沉积单个循环的氧化镓生长工艺包括0.2 s三甲镓（TMG）脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫。镓掺杂浓度为5 at%；
（3）在步骤（2）所得晶圆表面，经过匀胶、前烘、曝光、后烘、显影和定影等一系列步骤得到100 µm*100 µm的电极图样；
（4）在步骤（3）所述结构上，采用物理气相沉积技术生长30 nm顶电极钨，物理气相沉积的功率为150 W；获得如图（1）所示结构；
（5）采用丙酮对步骤（4）所述晶圆进行剥离，超声10 s；
（6）将步骤（5）所述晶圆在氮气氛围下进行快速热退火处理，退火温度为700 ℃，退火时间为60 s，形成最终器件，结构如图1所示。最后用铁电测试仪和半导体测试仪测试电容器的电学性能。样品的电滞回线和GIXRD图谱如图2和图3所示。样品的电场循环特性如图4所示。测得该样品主要为正交相，剩余极化值为15 µC/cm2，矫顽场为0.85 MV/cm。在3V、1MHz的电场下循环110次，剩余极化基本未发生衰减。
实施例4
（1）利用物理气相沉积技术，在硅/二氧化硅衬底上生长30 nm钨电极，物理气相沉积的功率为150 W；
（2）在步骤（1）所述的结构上，采用等离子体增强原子层沉积技术生长10 nm厚度的HfGaO铁电薄膜，生长工艺温度为270℃。PEALD沉积单个循环的氧化铪生长工艺包括0.2s四二甲氨基铪（TDMAHf）脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫；PEALD沉积单个循环的氧化镓生长工艺包括0.2 s三甲镓（TMG）脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫。镓掺杂浓度为6 at%；
（3）在步骤（2）所得晶圆表面，经过匀胶、前烘、曝光、后烘、显影和定影等一系列步骤得到100 µm*100 µm的电极图样；
（4）在步骤（3）所述结构上，采用物理气相沉积技术生长30 nm顶电极钨，物理气相沉积的功率为150 W；获得如图1所示结构；
（5）采用丙酮对步骤（4）所述晶圆进行剥离，超声10 s；
（6）将步骤（5）所述晶圆在氮气氛围下进行快速热退火处理，退火温度为700 ℃，退火时间为60s，形成最终器件，结构如图1所示。最后用铁电测试仪和半导体测试仪测试电容器的电学性能。样品的电滞回线和GIXRD图谱如图2和图3所示。测得该样品主要为正交相和四方相的混合相，剩余极化值为12 µC/cm2，矫顽场为0.64 MV/cm。
在以上实施案例中，不同镓掺杂浓度的氧化铪薄膜均表现出铁电性和减小的矫顽场。镓掺杂浓度为5 at%的样品具有最优的铁电性，在3 V、1MHz的电场下循环1e10次，剩余极化基本未发生衰减。由GIXRD图谱可知，随着掺杂浓度的提高，薄膜出现从单斜相向正交相和四方相的相变。本发明采用上述实施例为本发明较佳的实施方式，但本发明的实施方式并不受所述实施例的限制，其他的任何未背离本发明的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本发明的保护范围之内。
Claims (10)
1.一种镓掺杂的氧化铪基铁电薄膜电容器，其特征在于，其为多层结构，从下到上包括衬底、底电极、功能材料和顶电极，功能材料为镓掺杂的氧化铪HfGaO铁电薄膜层，镓在铁电薄膜中的掺杂浓度在3~6 at%之间。
2.根据权利要求1所述的镓掺杂的氧化铪基铁电薄膜电容器，其特征在于，镓掺杂的氧化铪铁电薄膜层的厚度在5~15 nm之间。
3.根据权利要求1所述的镓掺杂的氧化铪基铁电薄膜电容器，其特征在于，衬底为硅/二氧化硅衬底、底电极为钨电极、顶电极为钨电极。
4.根据权利要求1所述的镓掺杂的氧化铪基铁电薄膜电容器，其特征在于，其通过下述方法制备得到：
（1）利用物理气相沉积技术，在衬底上生长底电极；
（2）利用等离子体增强原子层沉积技术，在步骤（1）的结构基础上生长镓掺杂氧化铪HfGaO铁电薄膜；
（3）通过光刻工艺对步骤（2）得到的结构进行图形化；
（4）采用物理气相沉积技术在步骤（3）所得的晶圆表面生长顶电极；
（5）通过剥离工艺去除光刻胶和多余电极；
（6）通过快速热退火工艺对晶圆进行处理得到最终器件。
5.一种根据权利要求1所述的镓掺杂的氧化铪基铁电薄膜电容器的制备方法，其特征在于，包括以下步骤：
（1）利用物理气相沉积技术，在衬底上生长底电极；
（2）利用等离子体增强原子层沉积技术，在步骤（1）的结构基础上生长镓掺杂氧化铪HfGaO铁电薄膜；
（3）通过光刻工艺对步骤（2）得到的结构进行图形化；
（4）采用物理气相沉积技术在步骤（3）所得的晶圆表面生长顶电极；
（5）通过剥离工艺去除光刻胶和多余电极；
（6）通过快速热退火工艺对晶圆进行处理得到最终器件。
6.根据权利要求5所述的制备方法，其特征在于，步骤（1）中，底电极为钨电极； 利用物理气相沉积技术，在硅/二氧化硅衬底上生长底电极钨。
7.根据权利要求5所述的制备方法，其特征在于，步骤（2）中，采用等离子体增强原子层沉积技术生长5~15 nm厚度的HfGaO铁电薄膜，生长工艺温度为250~280℃；PEALD沉积单个循环的氧化铪生长工艺包括0.2 s四二甲氨基铪TDMAHf脉冲，2 s N2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫；PEALD沉积单个循环的氧化镓生长工艺包括0.2 s三甲镓TMG脉冲，2 sN2吹扫，3 s氧气等离子体脉冲，2 s N2吹扫，镓掺杂浓度为3~6 at%。
8.根据权利要求5所述的制备方法，其特征在于，步骤（4）中，顶电极为钨电极；采用物理气相沉积技术生长顶电极钨。
9.根据权利要求5所述的制备方法，其特征在于，步骤（5）中，采用丙酮对步骤（4）晶圆进行剥离，去除光刻胶和多余电极。
10.根据权利要求5所述的制备方法，其特征在于，步骤（6）中，将步骤（5）晶圆在氮气氛围下进行快速热退火处理，退火温度为500~800 ℃，退火时间为30~180 s。
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|---|---|---|---|---|
| CN116742299A (zh) * | 2023-05-04 | 2023-09-12 | 西安电子科技大学 | 一种铁电薄膜移相器、晶圆级相控阵芯片系统 |
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2022
- 2022-12-14 CN CN202211614877.0A patent/CN115775687A/zh active Pending
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| CN116742299A (zh) * | 2023-05-04 | 2023-09-12 | 西安电子科技大学 | 一种铁电薄膜移相器、晶圆级相控阵芯片系统 |
| CN116742299B (zh) * | 2023-05-04 | 2023-12-26 | 西安电子科技大学 | 一种铁电薄膜移相器、晶圆级相控阵芯片系统 |
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