CN116736090A - 一种临界点不良芯片的测试方法、装置及存储介质 - Google Patents
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Abstract
本发明公开了一种临界点不良芯片的测试方法、装置及存储介质，涉及芯片测试技术领域，解决了现有的芯片测试方法难以筛选出临界点不良芯片的技术问题。该方法包括S1、监测待测芯片在空载状态下输出饱和功率时的空载电流变化情况；S2、判断空载电流变化情况是否满足第一合格条件，若是则执行步骤S3；否则执行步骤S6；S3、监测待测芯片在带载状态下输出饱和功率时的带载电流变化情况；S4、判断带载电流变化情况是否满足第二合格条件，若是则执行步骤S5；否则执行步骤S6；S5、将待测芯片标记为待定芯片；S6、将待测芯片标记为不良芯片；其中，不良芯片包括临界点不良芯片。本发明能够筛选出临界点不良芯片，提升芯片的出货良品率。
Description
技术领域
本发明涉及芯片测试技术领域，尤其涉及一种临界点不良芯片的测试方法、装置及存储介质。
背景技术
目前WIFI和蓝牙等物联网芯片的出货量很大，竞争也比较激烈，提高产品出货的质量确保不良品不流入市场是各厂家努力的目标。有种不良芯片在测试时是不容易被发现的，由于多次测试的结果会有跳变现象，导致产线测试时芯片是合格的，但到市场上就变为了不合格芯片，这种芯片称为临界点不良芯片。当封装工艺出现问题，如打线不牢、不同打线间有轻微接触短路，或芯片晶圆边沿存在缺陷导致的不稳定，都可能生产出临界点不良芯片。为此需要有措施在测试时将临界点不良芯片提前暴露并挑出，但实施起来并不容易。
芯片在制程中由于工艺缺陷导致参数出现较大偏差，例如耐压下降，或漏电增大，或阻抗变化等，导致芯片性能变差或可靠性变差，在全功能测试时大部分可以直接筛出，但对于临界点不良品却不容易筛出，特别是射频功放部分，可能出厂测试时是良品多次正常使用后会变不良品。用高温老化的方法也能筛出一些，但很费时间，且耐压和衬底厚度变薄等方面的缺陷用高温老化不一定能筛出。
在实现本发明过程中，发明人发现现有技术中至少存在如下问题：
现有的芯片测试方法难以筛选出临界点不良芯片。
发明内容
本发明的目的在于提供一种临界点不良芯片的测试方法、装置及存储介质，以解决现有技术中存在的芯片测试方法难以筛选出临界点不良芯片技术问题。本发明提供的诸多技术方案中的优选技术方案所能产生的诸多技术效果详见下文阐述。
为实现上述目的，本发明提供了以下技术方案：
本发明提供的一种临界点不良芯片的测试方法，
S1、监测待测芯片在空载状态下输出饱和功率时的空载电流变化情况；
S2、判断所述空载电流变化情况是否满足第一合格条件，若是则执行步骤S3；否则执行步骤S6；
S3、监测所述待测芯片在带载状态下输出饱和功率时的带载电流变化情况；
S4、判断所述带载电流变化情况是否满足第二合格条件，若是则执行步骤S5；否则执行步骤S6；
S5、将所述待测芯片标记为待定芯片；
S6、将所述待测芯片标记为不良芯片；其中，所述不良芯片包括临界点不良芯片。
优选的，所述第一合格条件为：所述空载电流在阈值范围内变化且不存在电流突变。
优选的，所述第二合格条件为：所述空载电流始终小于所述带载电流的四分之三。
优选的，步骤S6之后还包括：再对所述待定芯片进行全功能测试，将不通过测试的所述待定芯片筛出；将通过测试的所述待定芯片包装封存。
优选的，所述全功能测试包括：开、短路测试、输出电压测试、电流测试、时钟校准、温度传感器校准测试、数字逻辑单元基本功能测试、射频单元校准测试、输出功率测试和内存测试。
优选的，饱和功率由射频功率放大器输出，具体包括：
S11、初始化检测过程中的直流工作点、频率和增益；
S12、对射频发射和接收过程中的所述直流工作点、频率及增益进行回环校准测试；
S13、判断是否通过校准测试，若是，则执行步骤S14；否则，执行步骤S6；
S14、向所述射频功率放大器的输入端输入单载波信号，所述射频功率放大器输出饱和的单载波信号；
S15、保持所述射频功率放大器输出饱和的单载波信号一段时间，监测所述一段时间内的饱和功率。
一种临界点不良芯片的测试装置，用于实现以上任一所述一种临界点不良芯片的测试方法，包括：
程控电源，用于给所述测试装置供电及检测电流变化；
射频单元，用于输出饱和功率；
射频模拟开关，用于切换空载或带载；
射频功率计，用于测试射频信号的功率；
测试控制单元，用于控制所述射频单元、射频模拟开关及射频功率计工作；
所述测试控制单元与所述程控电源、射频单元及射频模拟开关分别连接；所述射频单元通过所述射频模拟开关连接所述射频功率计。
一种计算机可读的存储介质，所述存储介质上存储有计算机程序，所述计算机程序被执行时实现以上任一项所述的一种临界点不良芯片的测试方法。
实施本发明上述技术方案中的一个技术方案，具有如下优点或有益效果：
本发明增加空载和带载状态对输出饱和功率的测试，通过监测电流的变化情况，能够筛查出不良芯片，尤其是临界点不良芯片，提高了芯片的出货良率和可靠性；输出饱和功率时，芯片温度会迅速升高，可在此时监测芯片高温时的参数稳定性，避免使用高温老化的方法筛查，大大节省了测试时间。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍，显而易见，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图，附图中：
图1是本发明实施例一临界点不良芯片的测试方法的流程图；
图2是本发明实施例一临界点不良芯片的测试方法步骤S1的流程图；
图3是本发明实施例二临界点不良芯片的测试装置的结构图；
图中：1、程控电源；2、射频单元；3、射频模拟开关；4、射频功率计；5、测试控制单元。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下文将要描述的各种示例性实施例将要参考相应的附图，这些附图构成了示例性实施例的一部分，其中描述了实现本发明可能采用的各种示例性实施例。除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。应明白，它们仅是与如所附权利要求书中所详述的、本发明公开的一些方面相一致的流程、方法和装置等的例子，还可使用其他的实施例，或者对本文列举的实施例进行结构和功能上的修改，而不会脱离本发明的范围和实质。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”等指示的是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的元件必须具有的特定的方位、以特定的方位构造和操作。术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。术语“多个”的含义是两个或两个以上。术语“相连”、“连接”应做广义理解，例如，可以是固定连接、可拆卸连接、一体连接、机械连接、电连接、通信连接、直接相连、通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
为了说明本发明所述的技术方案，下面通过具体实施例来进行说明，仅示出了与本发明实施例相关的部分。
实施例一：如图1所示，本发明提供了一种临界点不良芯片的测试方法，
S1、监测待测芯片在空载状态下输出饱和功率时的空载电流变化情况；
S2、判断空载电流变化情况是否满足第一合格条件，若是则执行步骤S3；否则执行步骤S6；
S3、监测待测芯片在带载状态下输出饱和功率时的带载电流变化情况；
S4、判断带载电流变化情况是否满足第二合格条件，若是则执行步骤S5；否则执行步骤S6；
S5、将待测芯片标记为待定芯片；
S6、将待测芯片标记为不良芯片；其中，不良芯片包括临界点不良芯片。
本实施例增加空载和带载状态对输出饱和功率的测试，通过监测电流的变化情况，能够筛查出不良芯片，尤其是临界点不良芯片，提高了芯片的出货良率和可靠性；输出饱和功率时，芯片温度会迅速升高，可在此时监测芯片高温时的参数稳定性，避免使用高温老化的方法筛查，大大节省了测试时间。
作为可选择的实施方式，第一合格条件为：空载电流在阈值范围内变化且不存在电流突变。该阈值范围通过结合一定数量合格芯片测试结果的分布值确定；如，选择少量的良品芯片样本先进行测试，获取这些良品芯片空载电流的平均值，将在平均值上下20%的值设置为阈值范围的上下限；若选择充足的良品芯片样品进行测试，则将里面的最大空载电流设置为上限，最小空载电流设置为下限。第二合格条件为：空载电流始终小于带载电流的四分之三。正常芯片在空载状态的电流比带载状态的电流要小很多，电流也会比较稳定，而不良品则因阻抗偏离正常值导致空载电流偏大很多且与带载电流比较接近，临界点不良芯片的电流值则会随时间慢慢变大超出阈值范围的上限或变小低于阈值范围的下限，通过电流的监测可以将不良芯片，尤其时临界点不良芯片筛出。
步骤S6之后还包括：再对待定芯片进行全功能测试，将不通过测试的待定芯片筛出；将通过测试的待定芯片包装封存，通过测试的待定芯片即为合格芯片。全功能测试包括：开、短路测试、输出电压测试、电流测试、时钟校准、温度传感器校准测试、数字逻辑单元基本功能测试、射频单元校准测试、输出功率测试和内存测试等。测试合格则写入芯片MAC地址并保存包含MAC地址的测试结果，便于日后根据MAC地址查阅芯片测试档案，最后对良品进行包装封存。
作为可选择的实施方式，饱和功率由射频功率放大器输出，如图2所示，包括：
S11、初始化检测过程中的直流工作点、频率和增益；
S12、对射频发射和接收过程中的直流工作点、频率及增益进行回环校准测试；该增益包括DAC增益和ADC增益；
S13、判断是否通过校准测试，若是，则执行步骤S14；否则，执行步骤S6；
S14、向射频功率放大器的输入端输入单载波信号，射频功率放大器输出饱和的单载波信号；需要在有足够大的DAC增益的条件下输入单载波信号；
S15、保持射频功率放大器输出饱和的单载波信号一段时间，监测一段时间内的饱和功率。由于输出饱和功率时对信号质量不作要求，偏置可以不变，只需足够大的信号驱动射频功率放大器即可。保持射频功率放大器输出最大饱和的单载波信号一段时间（如1～3秒），同时监测此时的电流或功率是否有跳变，如有跳变则说明芯片存在缺陷。在输出饱和功率的工程中增加单载波信号测试，采用简单的测试即可得到准确的结果，且对检测元件要求低，降低测试成本。
实施例仅是一个特例，并不表明本发明就这样一种实现方式。
实施例二：本实施例二与实施例一的不同点在于：如图3所示，一种临界点不良芯片的测试装置，用于实现实施例一任一所述的一种临界点不良芯片的测试方法，包括：
程控电源1，用于给测试装置供电及检测电流变化；
射频单元2，用于输出饱和功率；
射频模拟开关3，用于切换空载或带载；本实施例采用单刀双掷开关作为射频模拟开关3；
射频功率计4，用于测试射频信号的功率；
测试控制单元5，用于控制射频单元、射频模拟开关及射频功率计工作；
测试控制单元5与程控电源1、射频单元2及射频模拟开关3分别连接；射频单元2通过射频模拟开关3连接射频功率计4。该测试装置通过在射频单元2的功放输出端设置射频模拟开关3，先切换到空载状态不连接射频功率计且不连接负载，监测输出饱和功率时的电流，再切换到带载状态连接射频功率计，监测输出饱和功率和电流是否在阈值范围及是否存在跳变。测试控制单元5将不符合要求的不良芯片标记，通过该装置可以对不良芯片和临界点不良芯片进行初筛，大大提升了出货芯片的良率和可靠性。
实施例三：一种计算机可读的存储介质，存储介质上存储有计算机程序，计算机程序被执行时实现实施例一任一项所述的一种临界点不良芯片的测试方法。
本领域普通技术人员可以理解，实现上述各方法实施例的全部或部分特征/步骤可以通过方法、数据处理系统或计算机程序来实现，这些特征可不采用硬件的方式、全部采用软件的方式或者采用硬件和软件结合的方式来实现。前述的计算机程序可以存储于一种或多种计算机可读的存储介质中，存储介质上存储有计算机程序，所述计算机程序被（如处理器）执行时，执行包括上述的一种临界点不良芯片的测试方法实施例的步骤。
前述的可以存储程序代码的存储介质包括：静硬态盘、固态硬盘、随机存取存储器（SRAM）、电可擦除可编程只读存储器（EEPROM）、可擦除可编程只读存储器（EPROM）、可编程只读存储器（PROM）、只读存储器（ROM）、光存储设备、磁存储设备、快闪存储器、磁盘或光盘和/或上述设备的组合，即可以由任何类型的易失性或非易失性存储设备或者它们的组合实现。
以上所述仅为本发明的较佳实施例而已，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等同替换。另外，在本发明的教导下，可以对这些特征和实施例进行修改以适应具体的情况及材料而不会脱离本发明的精神和范围。因此，本发明不受此处所公开的具体实施例的限制，所有落入本申请的权利要求范围内的实施例都属于本发明的保护范围。
Claims (8)
1.一种临界点不良芯片的测试方法，其特征在于，
S1、监测待测芯片在空载状态下输出饱和功率时的空载电流变化情况；
S2、判断所述空载电流变化情况是否满足第一合格条件，若是则执行步骤S3；否则执行步骤S6；
S3、监测所述待测芯片在带载状态下输出饱和功率时的带载电流变化情况；
S4、判断所述带载电流变化情况是否满足第二合格条件，若是则执行步骤S5；否则执行步骤S6；
S5、将所述待测芯片标记为待定芯片；
S6、将所述待测芯片标记为不良芯片；其中，所述不良芯片包括临界点不良芯片。
2.根据权利要求1所述的一种临界点不良芯片的测试方法，其特征在于，所述第一合格条件为：所述空载电流在阈值范围内变化且不存在电流突变。
3.根据权利要求1所述的一种临界点不良芯片的测试方法，其特征在于，所述第二合格条件为：所述空载电流始终小于所述带载电流的四分之三。
4.根据权利要求1所述的一种临界点不良芯片的测试方法，其特征在于，步骤S6之后还包括：再对所述待定芯片进行全功能测试，将不通过测试的所述待定芯片筛出；将通过测试的所述待定芯片包装封存。
5.根据权利要求4所述的一种临界点不良芯片的测试方法，其特征在于，所述全功能测试包括：开、短路测试、输出电压测试、电流测试、时钟校准、温度传感器校准测试、数字逻辑单元基本功能测试、射频单元校准测试、输出功率测试和内存测试。
6.根据权利要求1所述的一种临界点不良芯片的测试方法，其特征在于，饱和功率由射频功率放大器输出，具体包括：
S11、初始化检测过程中的直流工作点、频率和增益；
S12、对射频发射和接收过程中的所述直流工作点、频率及增益进行回环校准测试；
S13、判断是否通过校准测试，若是，则执行步骤S14；否则，执行步骤S6；
S14、向所述射频功率放大器的输入端输入单载波信号，所述射频功率放大器输出饱和的单载波信号；
S15、保持所述射频功率放大器输出饱和的单载波信号一段时间，监测所述一段时间内的饱和功率。
7.一种临界点不良芯片的测试装置，其特征在于，用于实现权利要求1-6任一所述一种临界点不良芯片的测试方法，包括：
程控电源，用于给所述测试装置供电及检测电流变化；
射频单元，用于输出饱和功率；
射频模拟开关，用于切换空载或带载；
射频功率计，用于测试射频信号的功率；
测试控制单元，用于控制所述射频单元、射频模拟开关及射频功率计工作；
所述测试控制单元与所述程控电源、射频单元及射频模拟开关分别连接；所述射频单元通过所述射频模拟开关连接所述射频功率计。
8.一种计算机可读的存储介质，其特征在于，所述存储介质上存储有计算机程序，所述计算机程序被执行时实现权利要求1-6任一项所述的一种临界点不良芯片的测试方法。
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Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004085290A (ja) * | 2002-08-26 | 2004-03-18 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP2010281602A (ja) * | 2009-06-02 | 2010-12-16 | Elpida Memory Inc | 半導体装置及び半導体装置のテスト方法 |
| US20160274190A1 (en) * | 2013-11-08 | 2016-09-22 | Seari Electric Technology Co., Ltd. | Self-test module of electronic circuit breaker |
| CN110431430A (zh) * | 2017-03-31 | 2019-11-08 | 三菱电机株式会社 | 用于控制多芯片功率模块的健康的方法和多芯片健康监测装置 |
| CN110673015A (zh) * | 2019-09-28 | 2020-01-10 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 模拟芯片发热功率及表面温度的测试方法 |
| CN111090036A (zh) * | 2019-12-30 | 2020-05-01 | 上海华岭集成电路技术股份有限公司 | 一种基于ate的芯片动态负载测试方法 |
| CN113092987A (zh) * | 2021-03-01 | 2021-07-09 | 重庆睿歌微电子有限公司 | 电流芯片阶跃测试系统 |
| CN113805037A (zh) * | 2021-08-24 | 2021-12-17 | 西安交通大学 | 温差发电芯片的测试装置及测试方法 |
| KR20220043821A (ko) * | 2020-09-29 | 2022-04-05 | 삼성전자주식회사 | 멀티-칩 패키지로 구현된 스토리지 장치의 테스트 방법 |
| CN114487768A (zh) * | 2021-12-30 | 2022-05-13 | 井芯微电子技术(天津)有限公司 | 芯片静态工作自动化测试系统及方法 |
| CN114814530A (zh) * | 2022-04-01 | 2022-07-29 | 合肥仙湖半导体科技有限公司 | 一种用于高边智能功率ic的负载开路检测电路及方法、应用 |
| CN116359704A (zh) * | 2022-12-29 | 2023-06-30 | 中国科学院新疆理化技术研究所 | 一种ldo芯片的辐照测试系统及方法 |
-
2023
- 2023-08-16 CN CN202311032296.0A patent/CN116736090B/zh active Active
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004085290A (ja) * | 2002-08-26 | 2004-03-18 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP2010281602A (ja) * | 2009-06-02 | 2010-12-16 | Elpida Memory Inc | 半導体装置及び半導体装置のテスト方法 |
| US20160274190A1 (en) * | 2013-11-08 | 2016-09-22 | Seari Electric Technology Co., Ltd. | Self-test module of electronic circuit breaker |
| CN110431430A (zh) * | 2017-03-31 | 2019-11-08 | 三菱电机株式会社 | 用于控制多芯片功率模块的健康的方法和多芯片健康监测装置 |
| CN110673015A (zh) * | 2019-09-28 | 2020-01-10 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 模拟芯片发热功率及表面温度的测试方法 |
| CN111090036A (zh) * | 2019-12-30 | 2020-05-01 | 上海华岭集成电路技术股份有限公司 | 一种基于ate的芯片动态负载测试方法 |
| KR20220043821A (ko) * | 2020-09-29 | 2022-04-05 | 삼성전자주식회사 | 멀티-칩 패키지로 구현된 스토리지 장치의 테스트 방법 |
| CN113092987A (zh) * | 2021-03-01 | 2021-07-09 | 重庆睿歌微电子有限公司 | 电流芯片阶跃测试系统 |
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