CN116631853A - 半导体元件结构的制备方法 - Google Patents

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Abstract

本公开提供一种半导体元件结构的制备方法，包括形成一目标层在一半导体基底上；以及形成多个第一遮罩图案在该目标层上。该制备方法亦包括形成一加衬层，共形地覆盖该多个第一遮罩图案及该目标层；以及形成一第一开口在该加衬层上且在该多个第一遮罩图案之间。该制备方法还包括以一第二遮罩图案填满该第一开口；以及使用所述第一遮罩图案与该第二遮罩图案当作一遮罩在该加衬层及该目标层上进行一蚀刻制程以形成多个第二开口于该目标层中。

Description

半导体元件结构的制备方法
技术领域
本申请案主张美国第17/669,556号专利申请案的优先权(即优先权日为“2022年2月11日”)，其内容以全文引用的方式并入本文中。
本公开是关于一种半导体元件结构的制备方法。特别是有关于一种使用加衬层以形成多个微间距(fine-pitch)图案的半导体元件结构的制备方法。
背景技术
当半导体元件结构变得更小且更高度整合(highly integrated)时，已经发展出许多制造具有微图案的半导体元件结构的技术。特别地是，一微影制程(photolithographyprocess)典型地用在一基底上制造电子或光电元件(electronic and optoelectronicdevices)，且由微影制程所制备的多个光阻图案(photoresist patterns)是在蚀刻(etching)或离子植入(ion implantation)制程中当作是遮罩。当所需的间距尺寸(pitchsize)与临界尺寸(critical dimension，CD)持续变小时，所述光阻图案的精细度(fineness)在确定整合程度上变成是一个非常重要的参数(important factor)。然而，用于多个制造半导体特征(semiconductor features)的微影制程在曝光设备(exposureapparatus)的解析度中存在有一限制。
虽然存在具有所述微间距图案的所述半导体元件结构及其制备方法已满足其预期目的，但其并非所有方面已完全地满足。因此，针对制备具有多个微间距图案的半导体元件结构的技术，直到目前仍有许多问题必须克服。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一目标层在一半导体基底上；以及形成多个第一遮罩图案在该目标层上。该制备方法亦包括形成多个能量可移除间隙子在每一个第一遮罩图案的相对两侧壁上；以及形成一第二遮罩图案在该目标层上以及在所述能量可移除间隙子之间。该制备方法还包括移除所述能量可移除间隙子；以及使用所述第一遮罩图案与该第二遮罩图案当作一遮罩而蚀刻该目标层。
在一些实施例中，所述能量可移除间隙子直接接触该目标层。在一些实施例中，所述能量可移除间隙子直接接触每一个第一遮罩图案的该相对两侧壁。在一些实施例中，该第二遮罩图案直接接触该目标层。在一些实施例中，该第二遮罩图案形成在所述第一遮罩图案之间且直接接触所述能量可移除间隙子。在一些实施例中，该第二遮罩图案通过所述能量可移除间隙子而与所述第一遮罩图案分隔开。
在一些实施例中，所述第一遮罩图案、该第二遮罩图案以及所述能量可移除间隙子的各上表面大致呈共面。在一些实施例中，在形成该第二遮罩图案之后，移除所述能量可移除间隙子。在一些实施例中，在移除所述能量可移除间隙子之后，蚀刻该目标层。在一些实施例中，在蚀刻该目标层之后，移除所述第一遮罩图案与该第二遮罩图案。在一些实施例中，在蚀刻该目标层之后，该目标层具有多个突出部，所述突出部从该目标层的一基部朝上延伸，而在所述第一遮罩图案之间的一第一间距大于在该目标层的所述突出部之间的一第二间距。
在一些实施例中，所述能量可移除间隙子的形成包括：形成一能量可移除层以共形地覆盖该目标层与所述第一遮罩图案；在该能量可移除层上执行一能量处理制程以将该能量可移除层的一些部分转换成多个处理部；以及移除所述处理部以使该能量可处理层的一些部分保留在每一个第一遮罩图案的相对两侧壁上。在一些实施例中，在移除该能量可移除层的所述处理部之后，部分暴露该目标层。
本公开的另一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一目标层在一半导体基底上；以及形成多个第一遮罩图案在该目标层上。该制备方法亦包括形成一加衬层以共形地覆盖所述第一遮罩图案与该目标层。一第一开口形成在该加衬层上以及在所述第一遮罩图案之间。该制备方法还包括以一第二遮罩图案填满该第一开口；以及使用所述第一遮罩图案与该第二遮罩图案当作一遮罩而在该加衬层与该目标层上执行一蚀刻制程，以使多个第二开口形成在该目标层中。
在一些实施例中，所述第一遮罩图案直接接触该目标层，而该第二遮罩图案通过该加衬层而与该目标层分隔开。在一些实施例中，所述第二遮罩图案通过该加衬层而与所述第一遮罩图案分隔开。在一些实施例中，该加衬层包括一有机聚合物材料。在一些实施例中，该第二遮罩图案的一上表面高于所述第一遮罩图案的各上表面。在一些实施例中，在执行该蚀刻制程之前，该第二遮罩图案的一上表面大致与该加衬层的一上表面呈共面。在一些实施例中，该蚀刻制程包括一干蚀刻制程。
在一些实施例中，在该蚀刻制程期间，所述第一遮罩图案具有一第一蚀刻率，该第二遮罩图案距有一第二蚀刻率，且该加衬层具有一第三蚀刻率，该第三蚀刻率大于该第一蚀刻率与该第二蚀刻率中的每一个。在一些实施例中，所述第一遮罩图案的二相邻第一遮罩图案之间的一第三开口具有一第一宽度，而在该目标层中的每一个第二开口具有一第二宽度，该第二宽度小于该第一宽度。在一些实施例中，在执行该蚀刻制程之后，该加衬层的一余留部分夹置在该第二遮罩图案与该目标层之间。在一些实施例中，在所述第二开口形成在该目标层中之后，移除该加衬层的该余留部分、所述第一遮罩图案以及该第二遮罩图案。
提供有一种半导体元件结构的制备方法的一些实施例。该半导体元件的制备方法包括形成多个第一遮罩图案在一目标层上；以及形成多个能量可移除间隙子在每一个第一遮罩图案的相对两侧壁上。该制备方法亦包括形成一第二遮罩图案在该目标层上以及在所述能量可移除间隙子之间；以及移除所述能量可移除间隙子。在一些实施例中，使用所述第一遮罩图案与该第二遮罩图案当作一遮罩而蚀刻该目标层。因此，可获得具有多个微间距图案的一目标层的该半导体元件结构。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
当与附图一起阅读时，从以下详细描述中可以最好地理解本公开的各方面。应当理解，根据业界的标准惯例，各种特征并非按比例绘制。事实上，为了清楚讨论，可以任意增加或减少各种特征的尺寸。
图1是流程示意图，例示依据本公开一些实施例的半导体元件结构的制备方法。
图2是流程示意图，例示依据本公开一些实施例的半导体元件结构的制备方法。
图3是剖视示意图，例示依据本公开一些实施例在制备半导体元件结构期间，依序形成一目标层、一第一遮罩层以及一图案化遮罩在一半导体基底上的一中间阶段。
图4是剖视示意图，例示依据本公开一些实施例使用该图案化遮罩当作一遮罩而蚀刻该第一遮罩层以便形成多个第一遮罩图案的一中间阶段。
图5是剖视示意图，例示依据本公开一些实施例移除该图案化遮罩的一中间阶段。
图6是剖视示意图，例示依据本公开一些实施例形成一能量可移除层以共形地覆盖所述第一遮罩图案以及该目标层的一中间阶段。
图7是剖视示意图，例示依据本公开一些实施例执行一能量处理制程以将该能量移除层的一些部分转换成多个处理部分的一中间阶段。
图8是剖视示意图，例示依据本公开一些实施例移除所述处理部分以形成多个能量可移除间隙子在每一个第一遮罩图案的相对两侧壁上的一中间阶段。
图9是剖视示意图，例示依据本公开一些实施例形成一第二遮罩层在所述能量可移除间隙子与所述第一遮罩图案上的一中间阶段。
图10是剖视示意图，例示依据本公开一些实施例平坦化该第二遮罩层以形成多个第二遮罩图案在所述能量可移除间隙子之间的一中间阶段。
图11是剖视示意图，例示依据本公开一些实施例移除所述能量可移除间隙子的一中间阶段。
图12是剖视示意图，例示依据本公开一些实施例使用所述第一遮罩图案与所述第二遮罩图案当作一遮罩而蚀刻该目标层的一中间阶段。
图13是剖视示意图，例示依据本公开一些实施例移除所述第一遮罩图案与所述第二遮罩图案的一中间阶段。
图14是剖视示意图，例示依据本公开一些实施例形成一加衬层以共形地覆盖所述第一遮罩图案与该目标层的一中间阶段。
图15是剖视示意图，例示依据本公开一些实施例形成一第二遮罩层在该加衬层上的一中间阶段。
图16是剖视示意图，例示依据本公开一些实施例平坦化该第二遮罩层以形成多个第二遮罩图案在所述第一遮罩图案之间的一中间阶段。
图17到图19是剖视示意图，例示依据本公开一些实施例使用所述第一遮罩图案与所述第二遮罩图案当作一遮罩而在该加衬层与该目标层上执行一蚀刻制程的一中间阶段。
图20是剖视示意图，例示依据本公开一些实施例移除该加衬层的一些部分、所述第一照图案以及所述第二遮罩图案的一中间阶段。
其中，附图标记说明如下：
10：制备方法
30：制备方法
100：半导体元件结构
101：半导体基底
103：目标层
103a：突出部
103b：基部
105：第一遮罩层
107：图案化硬遮罩
110：开口
115：第一遮罩图案
120：开口
123：能量可移除层
123a：处理部分
123b：能量可移除间隙子
130：开口
140：开口
147：第二遮罩层
157：第二遮罩图案
170：开口
200：半导体元件结构
223：加衬层
230：开口
247：第二遮罩层
260：开口
270：开口
P1：第一间距
P2：第二间距
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
S27：步骤
S31：步骤
S33：步骤
S35：步骤
S37：步骤
S39：步骤
S41：步骤
SW1：侧壁
T1：上表面
T2：上表面
T3：上表面
T4：上表面
T5：上表面
W1：第一宽度
W2：第二宽度
W3：第三宽度
具体实施方式
以下描述了组件和配置的具体范例，以简化本公开的实施例。当然，这些实施例仅用以例示，并非意图限制本公开的范围。举例而言，在叙述中第一部件形成于第二部件之上，可能包含形成第一和第二部件直接接触的实施例，也可能包含额外的部件形成于第一和第二部件之间，使得第一和第二部件不会直接接触的实施例。另外，本公开的实施例可能在许多范例中重复参照标号及/或字母。这些重复的目的是为了简化和清楚，除非内文中特别说明，其本身并非代表各种实施例及/或所讨论的配置之间有特定的关系。
此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
图1是流程示意图，例示依据本公开一些实施例的半导体元件结构100的制备方法10，而制备方法10包括步骤S11、S13、S15、S17、S19、S21、S23、S25以及S27。先简短地介绍图1的步骤S11到S27，然后结合图3到图13进行描述。如图1所示，制备方法10开始于步骤S31100。
图2是流程示意图，例示依据本公开一些实施例的半导体元件结构100的制备方法30，而制备方法30包括步骤S31、S33、S35、S37、S39以及S41。先简短地介绍图2的步骤S31到S41，然后结合图14到图20进行描述。步骤S31与S33类似于图1的步骤S11与S13。在一些实施例中，所述第一遮罩图案以其间的一第一间距而相互分隔开。
在形成所述第一遮罩图案之后，在步骤S35，形成一加衬层以共形地覆盖所述第一遮罩图案以及该目标层。在一些实施例中，该加衬层包括一有机聚合物材料。在步骤S37，一或多个第二遮罩图案形成在该加衬层上以及在所述第一遮罩图案之间。在一些实施例中，所述第一遮罩图案直接接触该目标层，同时该一或多个第二遮罩图案通过该加衬层而与该目标层分隔开。在一些实施例中，每一个第二遮罩图案的上表面高于所述第一遮罩图案的各上表面。
接着，在步骤S39，使用所述第一遮罩图案与该一或多个第二遮罩图案当作一遮罩而在该加衬层上执行一蚀刻制程。在一些实施例中，该蚀刻制程包括一干蚀刻制程，该加衬层具有一蚀刻率，该蚀刻率大于所述第一遮罩图案的蚀刻率以及该一或多个第二遮罩图案的蚀刻率中的每一个。
在一些实施例中，蚀刻该目标层以形成多个突出部，所述突出部从该目标层的一基部朝上延伸。在一些实施例中，该蚀刻目标层的所述突出部在其间具有一第三间距，该第三间距小于在所述第一遮罩图案间的该第一间距。在步骤S41，移除该加衬层的所述余留部分、所述第一遮罩图案以及该一或多个第二遮罩图案，且在步骤S41之后获得半导体元件结构200。
图3到图13是剖视示意图，例示依据本公开一些实施例通过图1的制备方法10所制备的半导体元件结构100(图13)的不同阶段。如图3所示，依据一些实施例，一目标层103形成在一半导体基底101上。个别的步骤绘示在如图1所示的制备方法10中的步骤S11。
半导体基底101可为一半导体晶圆，例如硅晶圆。另外或是此外，半导体基底101可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystal silicon)、多晶硅(polycrystallinesilicon)、非晶硅(amorphous silicon)、锗及/或钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indiumantimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或磷砷化镓铟(GaInAsP)，但并不以此为限。
在一些实施例中，半导体基底101包括一外延层(epitaxial layer)。举例来说，半导体基底101具有一外延层，覆盖一块状(bulk)半导体上。在一些实施例中，半导体基底101为一绝缘体上覆半导体(semiconductor-on-insulator)基底，其可包括一基底、一埋入氧化物层(buried oxide layer)以及一半导体层，而埋入氧化物层位在基底上，半导体层位在埋入氧化物层上，而绝缘体上覆半导体基底例如一绝缘体上覆硅(silicon-on-insulator，SOI)基底、一绝缘体上覆硅锗(silicon germanium-on-insulator，SGOI)基底或一绝缘体上覆锗(germanium-on-insulator，GOI)基底。绝缘体上覆半导体基底可使用氧离子布植分离(separation by implanted oxygen，SIMOX)、晶圆接合(wafer bonding)及/或其他可应用的方法制造。
在一些实施例中，目标层103包括一介电材料，例如氧化硅、氮化硅、氮氧化硅、一低介电常数介电材料或是其他适合的材料。然而，可利用任何适合的材料。在一些实施例中，目标层103的制作技术包含一沉积制程，例如一化学气相沉积(CVD)制程、一物理气相沉积(PVD)制程、一原子层沉积(ALD)制程、一旋转涂布制程或是其他适合的方法。
仍请参考图3，依据一些实施例，一第一遮罩层105形成在目标层103上，而具有多个开口110的一图案化硬遮罩107形成在第一遮罩层105上。用于形成第一遮罩层105的一些材料与制程可类似于或相同于用于形成目标层103的材料与制程，且在文中不再重复。在一些实施例中，第一遮罩层105与目标层103包括不同材料，以便在接下来的一或多个蚀刻制程中可为不同的多个蚀刻选择性。
此外，图案化硬遮罩107的制作技术可包含一程序，该程序包括沉积以及图案化。在一些实施例中，图案化硬遮罩107具有暴露第一遮罩层105的多个开口110，而图案化硬遮罩107当作用于一接续的蚀刻制程的一遮罩。在一些实施例中，图案化硬遮罩107包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、氮化硅碳、金属氧化物或其他适合的材料。在一些实施例中，选择图案化硬遮罩107以具有比第一遮罩层105更低的一蚀刻率。
接下来，如图4所示，依据一些实施例，使用图案化硬遮罩107当作一遮罩而在第一遮罩层105上执行一蚀刻制程，以便形成多个第一遮罩图案115以及多个开口120。个别的步骤绘示在如图1所示的制备方法10中的步骤S13。在一些实施例中，所述第一遮罩图案115通过所述开口120而相互分隔开，而目标层103通过所述开口120而暴露。该蚀刻制程可为一湿蚀刻制程、一干蚀刻制程或其组合。
如图5所示，依据一些实施例，在所述开口120形成在所述第一遮罩图案115之间之后，移除图案化硬遮罩107。在一些实施例中，通过一剥除制程、一灰化(ashing)制程、一蚀刻制程或其他适合的制程而移除图案化硬遮罩107。在一些实施例中，任何两个相邻第一遮罩图案115在其间具有一第一间距P1。在一些实施例中，每一个开口120具有一第一宽度W1。
然后，如图6所示，依据一些实施例，形成一能量可移除层123以共形地覆盖所述第一遮罩图案115以及目标层103。个别的步骤绘示在如图1所示的制备方法10中的步骤S15。在一些实施例中，多个开口130形成在能量可移除层123上以及在所述第一遮罩图案115之间。
在一些实施例中，能量可移除层123包括一交联化合物，该交联化合物具有一交联功能基(cross-linking functional group)。在一些实施例中，该交联功能基包括一双键结。在一些实施例中，该交联化合物具有一氢键性基(hydrogen-bonding group)、一可聚合物化丁二炔基(polymerizable diacetylene group)或其组合。在一些实施例中，能量可移除层123的制作技术包含一沉积制程，例如一CVD制程、一PVD制程、一ALD制程。
接着，如图7所示，依据一些实施例，执行一能量处理制程以形成多个处理部分123a在能量可移除层123中。个别的步骤绘示在如图1所示的制备方法10中的步骤S17。在一些实施例中，能量可移除层123的多个水平部分转换成所述处理部分123a，同时能量可移除层123的多个垂直部分则维持未处理(例如未处理部分123b)。在一些实施例中，该能量处理制程为一电子束写入制程。然而，可替代地使用任何其他适合的制程，例如离子束写入制程。
如图8所示，依据一些实施例，在执行该能量处理制程之后，移除所述处理部分123a以形成多个能量可移除间隙子123b(例如所述未处理部分)在每一个第一遮罩图案115的相对两侧壁SW1上。个别的步骤绘示在如图1所示的制备方法10中的步骤S19。可通过一剥除制程、一灰化制程、一蚀刻制程或其他适合的制程而移除所述处理部分123a。依据一些实施例，在移除所述处理部分123a之后，通过在相邻第一遮罩图案115的各侧壁SW1上的所述能量可移除间隙子123b之间的多个开口140而部分暴露目标层103。
接下来，如图9所示，依据一些实施例，一第二遮罩层147形成在所述能量可移除间隙子123b与所述第一遮罩图案115上。在一些实施例中，图9的所述开口140被第二遮罩层147所填满。用于形成第二遮罩层147的一些材料可类似于或相同于用于形成图3的第一遮罩层105的材料，且在文中不再重复。在一些实施例中，第二遮罩层147与目标层103包括不同材料，以使在接续的一或多个蚀刻制程中的多个蚀刻选择性可以是不同的。在一些实施例中，第二遮罩层147以及所述第一遮罩图案115包括不同材料。
然后，请参考图10，依据一些实施例，在第二遮罩层147上执行一平坦化制程以移除在所述能量可移除间隙子123b与所述第一遮罩图案115上的多余的第二遮罩层147，以使多个第二遮罩图案157形成在所述开口140中(如图8所示)。个别的步骤绘示在如图1所示的制备方法10中的步骤S21。该平坦化制程可包括一化学机械研磨(CMP)制程。
在执行该平坦化制程之后，所述第一遮罩图案115的各上表面T1、所述第二遮罩图案157的各上表面T2以及所述能量可移除间隙子123b的各上表面T3为大致相互呈共面。在本公开的内容中，字词“大致上(substantially)”意指较佳者为至少90％，更佳者为95％，再更佳者为98％，而最佳者为99％。依据一些实施例，虽然以两个第二遮罩图案157当作例子，然而，所述第二遮罩图案157的数量可以少于两个或者可以多于两个。在一些实施例中，所述第二遮罩图案157的数量取决于所述第一遮罩图案115的数量。
接着，如图11所示，依据一些实施例，移除所述能量可移除间隙子123b。个别的步骤绘示在如图1所示的制备方法10中的步骤S23。在一些实施例中，通过一剥除制程而移除所述能量可移除间隙子123b。然而，可替代地使用任何其他适合的制程，例如一蚀刻制程。
依据一些实施例，在移除所述能量可移除间隙子123b之后，通过多个开口160而部分暴露目标层103。在一些实施例中，所述第二遮罩图案157与相邻的所述第一遮罩图案115在其间具有一第二间距P2。在一些实施例中，第二间距P2小于在任何两个相邻的第一遮罩图案115之间的第一间距P1。再者，在一些实施例中，每一个开口160具有一第二宽度W2。在一些实施例中，第二宽度W2小于在如图5所示的所述第一遮罩图案115之间的所述开口120的第一宽度W1。
接下来，如图12所示，依据一些实施例，使用所述第一遮罩图案115与所述第二遮罩图案157当作一遮罩而蚀刻目标层103，以使多个开口170形成在目标层103中。个别的步骤绘示在如图1所示的制备方法10中的步骤S25。在一些实施例中，通过一干蚀刻制程而蚀刻目标层103。在一些实施例中，所述开口170的制作技术包含加深所述开口160。
然后，如图13所示，依据一些实施例，移除所述第一遮罩图案115以及所述第二遮罩图案157。个别的步骤绘示在如图1所示的制备方法10中的步骤S27。在一些实施例中，通过一或多个剥除制程、灰化制程、蚀刻制程或是其他是合的制程而移除所述第一遮罩图案115以及所述第二遮罩图案157。
在一些实施例中，蚀刻目标层103以形成多个突出部103a，所述突出部103a从目标层103的一基部103b而朝上延伸。在一些实施例中，目标层103的两个相邻的突出部103a在其间具有一第二间距P2，其大致相同于在所述第二遮罩图案157与所述第一遮罩图案115之间的间距，而第二间距P2小于在所述第一遮罩图案115之间的第一间距P1。因此，可获得具有多个微间距图案的半导体元件结构100。
图14到图20是剖视示意图，例示依据本公开一些实施例通过图2的制备方法30所制备的半导体元件结构200(图20)的不同阶段。如图14所示，在形成目标层103与所述第一遮罩图案115之后(对应于图2的步骤S31以及S33，其细节已在参考图3到图5的所述实施例中进行讨论)，形成一加衬层223以共形地覆盖所述第一遮罩图案115以及目标层103。个别的步骤绘示在如图2所示的制备方法30中的步骤S35。
在一些实施例中，多个开口230形成在加衬层223上以及在所述第一遮罩图案115之间。在一些实施例中，加衬层223包含一有机聚合物材料，例如树脂、苯环丁烯(benzocyclobutene，BCB)或其他适合的材料。在一些实施例中，加衬层223的制作技术包含一沉积制程，例如一CVD制程、一PVD制程、一ALD制程或其他适合的方法。此外，如上所述，任何两个相邻的第一遮罩图案115在其间具有一第一间距P1，而在两个相邻的第一遮罩图案115之间的每一个开口120具有一第一宽度W1。
接着，如图15所示，依据一些实施例，一第二遮罩层247形成在加衬层223上。在一些实施例中，图14的所述开口230被第二遮罩层247所填满。用于形成第二遮罩层247的一些材料可类似于或是相同于用于形成图3的第一遮罩层105的材料，且在文中不再重复。在一些实施例中，第二遮罩层247与目标层103包括不同材料，以使在接续的一或多个蚀刻制程中的多个蚀刻选择性可能是不同的。在一些实施例中，第二遮罩层247与所述第一遮罩图案115包括不同材料。
然后，如图16所示，依据一些实施例，在第二遮罩层247上执行一平坦化制程以移除在加衬层223上的多余第二遮罩层247，以使所述第二遮罩图案257形成在所述开口230中(参考图14)。在一些实施例中，每一个第二遮罩图案257形成在加衬层223上以及在两个相邻第一遮罩图案115之间。个别的步骤绘示在如图2所示的制备方法30中的步骤S37。该平坦化制程可包括一CMP制程。
在执行该平坦化制程之后，所述第二遮罩图案257的各上表面T4大致与加衬层223的各上表面T5大致呈共面，上表面T4及T5均高于所述第一遮罩图案115的各上表面T1。依据一些实施例，虽然以两个遮罩图案257当作例子，然而，所述第二遮罩图案257的数量可小于两个或是大于两个。在一些实施例中，所述第二遮罩图案257的数量取决于所述第一遮罩图案115的数量。
接着，如图17到图19所示，依据一些实施例，使用所述第一遮罩图案115以及所述第二遮罩图案257当作一遮罩而在加衬层223与目标层103上执行一蚀刻制程，以使多个开口270形成在目标层103中。个别的步骤绘示在如图2所示的制备方法30中的步骤S39。在一些实施例中，通过一干蚀刻制程而蚀刻目标层103。
图17到图19为依据一些实施例分别在蚀刻制程中的不同阶段。在一些实施例中，在该蚀刻制程期间，加衬层223的蚀刻率大于所述第一遮罩图案115的蚀刻率以及所述第二遮罩图案257的蚀刻率。
如图17所示，在该蚀刻制程的第一阶段期间，加衬层223的蚀刻率高于所述第二遮罩图案257的蚀刻率。因此，所述第二遮罩图案257可为一蚀刻遮罩，以避免加衬层223的下层各部分被蚀刻，同时蚀刻加衬层223在所述第一遮罩图案115上的各部分以暴露所述第一遮罩图案115。
接下来，如图18所示，依据一些实施例，在该蚀刻制程的第二阶段期间，由于加衬层223的蚀刻率高于所述第一遮罩图案115的蚀刻率，所以蚀刻在每一对相邻第一遮罩图案115与第二遮罩图案257之间的加衬层223的一些部分，以形成暴露下层目标层103的多个开口260，同时大致未蚀刻所述第一遮罩图案115。此外，每一个开口260具有一第三宽度W3。在一些实施例中，第三宽度W3小于如图14所示的所述第一遮罩图案115之间的所述开口150的第一宽度W1。
然后，如图19所示，依据一些实施例，在该蚀刻制程的最后阶段期间，加深所述开口260以形成所述开口270在目标层103中。在一些实施例中，加衬层223的所述余留部分夹置在所述第二遮罩图案257与目标层103之间。
接着，如图20所示，依据一些实施例，移除加衬层223的所述余留部分、所述第一遮罩图案115以及所述第二遮罩图案257。个别的步骤绘示在如图2所示的制备方法30中的步骤S41。在一些实施例中，通过一或多个剥除制程、灰化制程、蚀刻制程或其他适合的制程而移除加衬层223的所述余留部分、所述第一遮罩图案115以及所述第二遮罩图案257。
在一些实施例中，蚀刻目标层103以形成多个突出部103a，所述突出部103a从目标层103的一基部103b而朝上延伸。在一些实施例中，目标层103的两个相邻突出部103a在其间距有一第三间距P3，其大致相同于所述第二遮罩图案257与所述第一遮罩图案115之间的间距(参考图18及图19)，且第三间距P3小于在所述第一遮罩图案115之间的第一间距P1。因此，可获得具有多个微间距图案的半导体元件结构200。
在本公开中提供有一种半导体元件结构的制备方法的一些实施例。在一些实施例中，该制备方法包括形成多个第一遮罩图案(例如所述第一遮罩图案115)在一目标层(例如目标层103)上；以及形成多个能量可移除间隙子(例如所述能量可移除间隙子123b)在每一个第一遮罩图案的相对两侧壁上。该制备方法亦包括形成一或多个第二遮罩图案(例如所述第二遮罩图案157)在目标层上以及在所述能量可移除间隙子之间；以及移除所述能量可移除间隙子。此外，使用所述第一遮罩图案与所述第二遮罩图案当作一遮罩而蚀刻该目标层，以便形成多个突出部(例如所述突出部103a)，而所述突出部从该目标层的一基部(例如基部103b)而朝上延伸。在一些实施例中，该目标层的所述突出部间的间距小于所述第一遮罩图案之间的间距(例如P2<P1)，可获得具有多个微间距图案的半导体元件结构。
在一些其他实施例中，该制备方法包括形成多个第一遮罩图案在一目标层上；以及形成一加衬层(例如加衬层223)以覆盖所述第一遮罩图案以及该目标层。该制备方法亦包括形成一或多个第二遮罩图案在该加衬层上以及在所述第一遮罩图案之间；以及使用所述第一遮罩图案以及所述第二遮罩图案当作一遮罩而在该加衬层上执行一蚀刻制程，以便形成多个突出部，所述突出部从该目标层的一基部朝上延伸。在一些实施例中，在该目标层的所述突出部之间的间距小于所述第一遮罩图案之间的间距(例如P3<P1)，而可获得具有多个微间距图案的半导体元件结构。
本公开的一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一目标层在一半导体基底上；以及形成多个第一遮罩图案在该目标层上。该制备方法亦包括形成多个能量可移除间隙子在每一个第一遮罩图案的相对两侧壁上；以及形成一第二遮罩图案在该目标层上以及在所述能量可移除间隙子之间。该制备方法还包括移除所述能量可移除间隙子；以及使用所述第一遮罩图案与该第二遮罩图案当作一遮罩而蚀刻该目标层。
本公开的另一实施例提供一种半导体元件结构的制备方法。该制备方法包括形成一目标层在一半导体基底上；以及形成多个第一遮罩图案在该目标层上。该制备方法亦包括形成一加衬层以共形地覆盖所述第一遮罩图案与该目标层。一第一开口形成在该加衬层上以及在所述第一遮罩图案之间。该制备方法还包括以一第二遮罩图案填满该第一开口；以及使用所述第一遮罩图案与该第二遮罩图案当作一遮罩而在该加衬层与该目标层上执行一蚀刻制程，以使多个第二开口形成在该目标层中。
本公开的所述实施例具有一些有利的特征。通过使用所述第一遮罩图案以及所述第二遮罩图案当作一遮罩而蚀刻该目标层，该目标层的所述突出部之间的间距小于所述第一遮罩图案之间的间距，并可获得具有多个微间距图案的半导体元件结构。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (11)

1.一种半导体元件结构的制备方法，包括：
形成一目标层在一半导体基底上；
形成多个第一遮罩图案在该目标层上；
形成一加衬层以共形地覆盖所述第一遮罩图案与该目标层，其中一第一开口形成在该加衬层上以及在所述第一遮罩图案之间；
以一第二遮罩图案填满该第一开口；以及
使用所述第一遮罩图案与该第二遮罩图案当作一遮罩而在该加衬层与该目标层上执行一蚀刻制程，以使多个第二开口形成在该目标层中。
2.如权利要求1所述的半导体元件结构的制备方法，其中所述第一遮罩图案直接接触该目标层，而该第二遮罩图案通过该加衬层而与该目标层分隔开。
3.如权利要求1所述的半导体元件结构的制备方法，其中所述第二遮罩图案通过该加衬层而与所述第一遮罩图案分隔开。
4.如权利要求1所述的半导体元件结构的制备方法，其中该加衬层包括一有机聚合物材料。
5.如权利要求1所述的半导体元件结构的制备方法，其中该第二遮罩图案的一上表面高于所述第一遮罩图案的各上表面。
6.如权利要求1所述的半导体元件结构的制备方法，其中在执行该蚀刻制程之前，该第二遮罩图案的一上表面大致与该加衬层的一上表面呈共面。
7.如权利要求1所述的半导体元件结构的制备方法，其中该蚀刻制程包括一干蚀刻制程。
8.如权利要求1所述的半导体元件结构的制备方法，其中在该蚀刻制程期间，所述第一遮罩图案具有一第一蚀刻率，该第二遮罩图案距有一第二蚀刻率，且该加衬层具有一第三蚀刻率，该第三蚀刻率大于该第一蚀刻率与该第二蚀刻率中的每一个。
9.如权利要求1所述的半导体元件结构的制备方法，其中所述第一遮罩图案的二相邻第一遮罩图案之间的一第三开口具有一第一宽度，而在该目标层中的每一个第二开口具有一第二宽度，该第二宽度小于该第一宽度。
10.如权利要求1所述的半导体元件结构的制备方法，其中在执行该蚀刻制程之后，该加衬层的一余留部分夹置在该第二遮罩图案与该目标层之间。
11.如权利要求10所述的半导体元件结构的制备方法，其中在所述第二开口形成在该目标层中之后，移除该加衬层的该余留部分、所述第一遮罩图案以及该第二遮罩图案。
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Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
KR100910042B1 (ko) * 2006-09-20 2009-07-30 삼성전자주식회사 이중 패터닝 기술을 이용한 플래시 메모리 소자 및 그 제조방법
KR100790999B1 (ko) * 2006-10-17 2008-01-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100942075B1 (ko) * 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR102577628B1 (ko) 2016-01-05 2023-09-13 어플라이드 머티어리얼스, 인코포레이티드 반도체 응용들을 위한 수평 게이트 올 어라운드 디바이스들을 위한 나노와이어들을 제조하기 위한 방법
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