CN116594593B - 一种基于理查森外推法的数字微分器及其优化结构 - Google Patents
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Abstract
本发明公开一种基于理查森外推法的数字微分器及其优化结构，属于数字信号处理领域，包括第一D触发器~第八D触发器、第一加法器~第六加法器、第一移位寄存器~第三移位寄存器以及第一乘法器~第三乘法器。本发明针对传统的五点数值微分公式来实现微分器提出改进，能实现更宽的有效频带以及更高的精度输出；另外针对外推出的求导公式进一步优化，运用移位寄存器和少量加法代替乘法器，从而减少硬件消耗。本发明大量减少微分器所需要的面积，只需要用到一个乘法器和三个移位寄存器以及少量加法器即可，有更少的硬件优化空间。在关键路径变短以后，在综合实现时时钟频率能做的更高，针对高速电路有更大的优势。
Description
技术领域
本发明涉及数字信号处理技术领域，特别涉及一种基于理查森外推法的数字微分器及其优化结构。
背景技术
数字微分器是数字信号处理领域应用较为广泛的一种电路结构，在图像识别、医疗工程、数字信号处理以及模数转换器校准领域都有不可或缺的作用。针对与斜率相关问题或者基于泰勒级数展开式来推导的问题，都会需要涉及信号的导数值，这就需要微分器的存在。对于一个数字信号输出：
其中为整个系统的采样周期，n为系统的采样点。若需要求数字信号在某个点的导数值，根据基于5点公式的拉格朗日插值多项式的一阶微分公式可以近似得到该信号的导数表达为：/>
将用泰勒级数展开式展开表示为：
将分别带入上述表达式中化简就可以得到/>和理想导数之间的关系式为：/>
可以看出利用5点公式的拉格朗日插值多项式的一阶微分公式得到的导数值与理想导数值之间的截断误差为：
表示实际导数值与理想导数值之间的截断误差，可以看出两者之间的误差在五次项以上。利用5点公式的拉格朗日插值多项式的一阶微分公式所得到的电路结构如图1所示。该结构的精度偏低，如果从频域来观察可以发现，幅频响应曲线较为陡峭且随着频率的提高，衰减会极具恶化，对求导运算带来较大的偏差。
发明内容
本发明的目的在于提供一种基于理查森外推法的数字微分器及其优化结构，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种基于理查森外推法的数字微分器及其优化结构，包括第一D触发器~第八D触发器、第一加法器~第六加法器、第一移位寄存器~第三移位寄存器以及第一乘法器~第三乘法器；
第一D触发器~第八D触发器依次串联；
第一加法器的负输入端接第一D触发器的输入端，正输入端接第八D触发器的输出端；第二加法器的负输入端接在第二D触发器的输出端和第三D触发器的输入端之间，正输入端接在第六D触发器的输出端和第七D触发器的输入端之间；第三加法器的负入端接在第三D触发器的输出端和第四D触发器的输入端之间，正输入端接在第五D触发器的输出端和第六D触发器的输入端之间；
第一加法器的输出端接第四加法器的第一正输入端，第三加法器的输出端通过第一移位寄存器与第五加法器的第二正输入端相连；第五加法器的第一正输入端通过第二移位寄存器与第四加法器的第二正输入端相连；第二加法器的输出端接在第五加法器的第一正输入端和第二移位寄存器之间；
第四加法器的输出端接第一乘法器的输入端，第五加法器的输出端接第二乘法器的输入端；第一乘法器的输出端通过第三移位寄存器与第六加法器的正输入端相连，第二乘法器的输出端接第六加法器的负输入端；
第六加法器的输出端连接第三乘法器，第三乘法器输出微分值。
在一种实施方式中，所述第一移位寄存器和所述第二移位寄存器均是实现左移3位的寄存器，所述第三移位寄存器是实现左移4位的寄存器。
在一种实施方式中，所述第一乘法器和所述第二乘法器均是系数为1/12的乘法器，所述第三乘法器是系数为1/15的乘法器。
在一种实施方式中，所述基于理查森外推法的数字微分器拆分成两部分，/>分别表示用采样间隔为/>和/>的基于5点公式的拉格朗日插值多项式的一阶微分值：/>
利用不同步长的一阶中心差分公式表达式，通过消元得到二阶中心差分公式：
将利用泰勒级数展开得到：
将泰勒级数展开式带入，计算利用理查森外推法得出的微分值与实际微分值之间的差值：/>
从中看出用一次理查森外推法能将截断误差精度从提升到/>。
本发明还提供了一种基于理查森外推法的数字微分器的优化结构，包括第一D触发器~第八D触发器、第一加法器~第六加法器、第一移位寄存器~第三移位寄存器以及乘法器；
第一D触发器~第八D触发器依次串联；
第一加法器的正输入端接第一D触发器的输入端，负输入端接第八D触发器的输出端；第二加法器的正输入端接在第二D触发器的输出端和第三D触发器的输入端之间，负输入端接在第六D触发器的输出端和第七D触发器的输入端之间；第三加法器的正输入端接在第三D触发器的输出端和第四D触发器的输入端之间，负输入端接在第五D触发器的输出端和第六D触发器的输入端之间；
第一加法器的输出端通过第一移位寄存器与第四加法器的正输入端相连，第三加法器的输出端通过第二移位寄存器与第五加法器的第二正输入端相连，第五加法器的第一正输入端通过第三移位寄存器与第四加法器的负输入端相连；第二加法器的输出端接在第五加法器的第一正输入端和第三移位寄存器之间；第四加法器的输出端和第五加法器的输出端分别连接第六加法器的两个正输入端；第六加法器的输出端连接乘法器，乘法器输出微分值。
在一种实施方式中，所述第一移位寄存器是实现左移4位的寄存器，所述第二移位寄存器是实现左移3位的寄存器，所述第三移位寄存器是实现左移7位的寄存器。
在一种实施方式中，所述乘法器是系数为1/180的乘法器。
本发明提供的一种基于理查森外推法的数字微分器及其优化结构，具有以下有益效果：
（1）主要使用理查森外推法优化微分公式实现设计微分器电路，与传统的微分器相比实现了更高的精度要求；
（2）进一步完善了由基础公式推导得出的电路结构，减少微分器消耗的硬件面积，拟提出两种结构的微分器设计电路，实现的微分输出效果明显好于传统电路结构的效果；
（3）该电路主要运用在数字信号处理相关领域，其中针对时间交织型模数转换器的补偿架构应用较为广泛。
附图说明
图1是传统基于5点公式的拉格朗日插值多项式的微分器结构示意图。
图2是微分器整体结构示意图。
图3是微分器进一步优化后结构示意图。
图4是扫频得出的SNR性能示意图。
图5是传统微分器在频点上输出结构的性能SNR示意图。
图6是改进后微分器在频点上输出结构的性能SNR示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种基于理查森外推法的数字微分器及其优化结构作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明提供优化数字微分器的方法，进一步提升微分器的截断精度，减缓数字微分器的衰减，并且提供一种优化以后的电路结构，在理查森外推公式基础上优化以后的微分公式，进一步优化电路结构，减少电路面积消耗。
在数值分析中，理查森外推法是一种序列加速方法，用于提高某个数值的估计序列的收敛率。应用理查德森方法，改善用于近似微分的中心差分公式。如图2所示是本发明提出的基于理查森外推法所设计的微分器，包括八个D触发器、六个加法器、三个移位寄存器以及三个乘法器。八个D触发器依次串联；第一个加法器的负输入端接第一个D触发器的输入端，正输入端接第八个D触发器的输出端；第二个加法器的负输入端接在第二个D触发器的输出端和第三个D触发器的输入端之间，正输入端接在第六个D触发器的输出端和第七个D触发器的输入端之间；第三个加法器的负入端接在第三个D触发器的输出端和第四个D触发器的输入端之间，正输入端接在第五个D触发器的输出端和第六个D触发器的输入端之间；第一个加法器的输出端接第四个加法器的第一正输入端，第三个加法器的输出端通过第一个移位寄存器与第五个加法器的第二正输入端相连；第五个加法器的第一正输入端通过第二个移位寄存器与第四个加法器的第二正输入端相连；第二个加法器的输出端接在第五个加法器的第一正输入端和第二个移位寄存器之间；第四个加法器的输出端接第一个乘法器的输入端，第五个加法器的输出端接第二个乘法器的输入端；第一个乘法器的输出端通过第三个移位寄存器与第六个加法器的正输入端相连，第二个乘法器的输出端接第六个加法器的负输入端；第六个加法器的输出端连接第三个乘法器，第三个乘法器输出微分值。
所述基于理查森外推法的数字微分器主要可以拆分成两部分，分别表示用采样间隔为/>和/>的基于5点公式的拉格朗日插值多项式的一阶微分值：/>
利用不同步长的一阶中心差分公式表达式，通过消元可以得到二阶中心差分公式：
将利用泰勒级数展开可以得到：
将泰勒级数展开式带入，可以计算利用理查森外推法得出的微分值与实际微分值之间的差值：/>
可以看出用一次理查森外推法就能将截断误差精度从提升到/>，一方面是求导的精度提升了，另一方面是可以是有效频带更宽；对应的电路结构如图2所示。
随后将外推以后的公式合并同类项可以进一步得到如下式子：
优化以后的电路图如图3所示，可以看出电路能够得到进一步优化，减少乘法器个数，进而用移位寄存器与少量加法器代替能实现小的消耗。
请继续参阅图3，所述进一步优化后的微分器包括八个D触发器、六个加法器、一个乘法器、以及实现左移4位、实现左移3位和实现左移7位的移位寄存器各一个。八个D触发器依次串联；第一个加法器的正输入端接第一个D触发器的输入端，第一个加法器的负输入端接第八个D触发器的输出端；第二个加法器的正输入端接在第二个D触发器的输出端和第三个D触发器的输入端之间，负输入端接在第六个D触发器的输出端和第七个D触发器的输入端之间；第三个加法器的正输入端接在第三个D触发器的输出端和第四个D触发器的输入端之间，负输入端接在第五个D触发器的输出端和第六个D触发器的输入端之间。第一个加法器的输出端通过实现左移4位的移位寄存器与第四个加法器的正输入端相连，第三个加法器的输出端通过实现左移3位的移位寄存器与第五个加法器的第二正输入端相连，第四个加法器的负输入端通过实现左移7位的移位寄存器与第五个加法器的第一正输入端相连；第二个加法器的输出端接在第五个加法器的第一正输入端和实现左移7位的移位寄存器之间。第四个加法器的输出端和第五个加法器的输出端分别连接第六个加法器的两个正输入端；第六个加法器的输出端的输出端连接乘法器，乘法器输出微分值。
当如图3所示的微分器设计主要应用在时间交织型ADC补偿，采用一阶泰勒级数展开式来补偿时间失配误差时，采用图1所示传统结构的微分器和采用图3所示本发明结构的微分器对输出结果的性能影响可以从图4看出。随着频率的提升，传统结构的微分器（即calibration before modification）在频率为以后性能开始急速恶化，而改进以后的微分器（即calibration after modification）使输出结果从/>以后才有明显的降低，并且在任何频点输出的性能都不低于改进前的输出结果，可以看出本发明能提高微分器的输出精度。
本发明针对传统的五点数值微分公式来实现微分器提出改进，能实现更宽的有效频带以及更高的精度输出；针对外推出的求导公式进一步优化，运用移位寄存器和少量加法代替乘法器，从而减少硬件消耗。与直接FIR型滤波器做导数运算提高精度方法相比，本发明大量减少微分器所需要的面积。直接FIR型滤波器通过直接提升滤波器阶数来提升精度，增加大量的乘法器；而本发明只需要用到一个乘法器和三个移位寄存器以及少量加法器即可，有更少的硬件优化空间。在关键路径变短以后，在综合实现时时钟频率能做的更高，针对高速电路有更大的优势。本发明拟提出的结构容易实现，简单可靠，运用在四通道TIADC设置时间失配误差分别为[-1‰，-2‰，-3‰，-4‰]，通过替换改进后的微分器结构，在频点上，可以看出输出结果的性能SNR（信噪比）从43.17dB提升到64.71dB，说明改进以后的微分器能提升输出结果的性能，如图5和图6所示。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (6)
1.一种基于理查森外推法的数字微分器，其特征在于，包括第一D触发器～第八D触发器、第一加法器～第六加法器、第一移位寄存器～第三移位寄存器以及第一乘法器～第三乘法器；
第一D触发器～第八D触发器依次串联；
第一加法器的负输入端接第一D触发器的输入端，正输入端接第八D触发器的输出端；第二加法器的负输入端接在第二D触发器的输出端和第三D触发器的输入端之间，正输入端接在第六D触发器的输出端和第七D触发器的输入端之间；第三加法器的负输入端接在第三D触发器的输出端和第四D触发器的输入端之间，正输入端接在第五D触发器的输出端和第六D触发器的输入端之间；
第一加法器的输出端接第四加法器的第一正输入端，第三加法器的输出端通过第一移位寄存器与第五加法器的第二正输入端相连；第五加法器的第一正输入端通过第二移位寄存器与第四加法器的第二正输入端相连；第二加法器的输出端接在第五加法器的第一正输入端和第二移位寄存器之间；
第四加法器的输出端接第一乘法器的输入端，第五加法器的输出端接第二乘法器的输入端；第一乘法器的输出端通过第三移位寄存器与第六加法器的正输入端相连，第二乘法器的输出端接第六加法器的负输入端；
第六加法器的输出端连接第三乘法器，第三乘法器输出微分值；
所述基于理查森外推法的数字微分器拆分成F[n，1]，F[n，2]两部分，F[n，1]，F[n，2]分别表示用采样间隔为Ts和2Ts的基于5点公式的拉格朗日插值多项式的一阶微分值：
其中y[n]表示采样量化以后的数字信号输出，利用不同步长的一阶中心差分公式表达式，通过消元得到二阶中心差分公式：
将F[n，1]，F[n，2]利用泰勒级数展开得到：
将泰勒级数展开式带入，计算利用理查森外推法得出的微分值D[n]与实际微分值之间的差值：
从中看出用一次理查森外推法能将截断误差精度从f(5)(n)提升到f(7)(n)；数字微分器的误差精度受高阶导数值f(k)(n)的影响，其中k表示高阶导数的阶数，k值越小，f(k)(n)对误差精度的影响越大，因此要消除更靠前的高阶导数项，上式看出一次理查森外推法消除输出中的五阶导数项，使输出更加精准。
2.如权利要求1所述的基于理查森外推法的数字微分器，其特征在于，所述第一移位寄存器和所述第二移位寄存器均是实现左移3位的寄存器，所述第三移位寄存器是实现左移4位的寄存器。
3.如权利要求1所述的基于理查森外推法的数字微分器，其特征在于，所述第一乘法器和所述第二乘法器均是系数为1/12的乘法器，所述第三乘法器是系数为1/15的乘法器。
4.一种基于理查森外推法的数字微分器的优化结构，其特征在于，所述基于理查森外推法的数字微分器拆分成F[n，1]，F[n，2]两部分，F[n，1]，F[n，2]分别表示用采样间隔为Ts和2Ts的基于5点公式的拉格朗日插值多项式的一阶微分值：
其中y[n]表示采样量化以后的数字信号输出，利用不同步长的一阶中心差分公式表达式，通过消元得到二阶中心差分公式：
将F[n，1]，F[n，2]利用泰勒级数展开得到：
将泰勒级数展开式带入，计算利用理查森外推法得出的微分值D[n]与实际微分值之间的差值：
随后将外推以后的公式合并同类项进一步得到如下式子：
所述基于理查森外推法的数字微分器的优化结构包括第一D触发器～第八D触发器、第一加法器～第六加法器、第一移位寄存器～第三移位寄存器以及乘法器；
第一D触发器～第八D触发器依次串联；
第一加法器的正输入端接第一D触发器的输入端，负输入端接第八D触发器的输出端；第二加法器的正输入端接在第二D触发器的输出端和第三D触发器的输入端之间，负输入端接在第六D触发器的输出端和第七D触发器的输入端之间；第三加法器的正输入端接在第三D触发器的输出端和第四D触发器的输入端之间，负输入端接在第五D触发器的输出端和第六D触发器的输入端之间；
第一加法器的输出端通过第一移位寄存器与第四加法器的正输入端相连，第三加法器的输出端通过第二移位寄存器与第五加法器的第二正输入端相连，第五加法器的第一正输入端通过第三移位寄存器与第四加法器的负输入端相连；第二加法器的输出端接在第五加法器的第一正输入端和第三移位寄存器之间；第四加法器的输出端和第五加法器的输出端分别连接第六加法器的两个正输入端；第六加法器的输出端连接乘法器，乘法器输出微分值。
5.如权利要求4所述的基于理查森外推法的数字微分器的优化结构，其特征在于，所述第一移位寄存器是实现左移4位的寄存器，所述第二移位寄存器是实现左移3位的寄存器，所述第三移位寄存器是实现左移7位的寄存器。
6.如权利要求4所述的基于理查森外推法的数字微分器的优化结构，其特征在于，所述乘法器是系数为1/180的乘法器。
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