CN110401445B - 一种低硬件开销的tiadc系统采样时刻失配数字后台校准方法 - Google Patents

Abstract

本发明公开了一种低硬件开销的TIADC系统采样时刻失配数字后台校准方法。在拉格朗日内插基础上实现重构滤波器来对采样时刻失配进行补偿。通过简化内插系数的多项表达式，本发明提出的架构相较其他完美重构方法节省了约41％的乘法器另外加法器数量也大大减少。在四通道800MSPS 12‑bit TIADC系统进行仿真验证，结果显示在0.4f_s输入信号带宽内TIADC系统能获得至少72dB的SNDR。由于校准算法的全数字实现特征，极其适合运用在FPGA或DSP设备实现数据后处理。同时在高速多通道的TIADC系统中，大大减少的乘法器和加法器数量更容易在片内集成，在不同先进工艺节点之间的转换也更加灵活。

Description

一种低硬件开销的TIADC系统采样时刻失配数字后台校准 方法

技术领域

本发明涉及高速模数转换器的技术领域，具体涉及一种低硬件开销的TIADC系统采样时刻失配数字后台校准方法。

背景技术

高速数字化成形技术可以获得有用信号最详细的信息被广泛运用在许多领域，如核物理实验，数据通信，测试仪器和医疗影像。对于高速数字化成形技术，时间交织ADC(Time-Interleaved ADC，TIADC)是基于现今ADC技术中以获得更高采样率所闻名。但是通道间的失调，增益和采样时刻失配降低了TIADC系统的无杂散动态范围(Spurious FreeDynamic Range，SFDR)和信噪失真比(Signal-to-Noise and Distoribution，SNDR)等动态性能。因此通道间失配校准一直是TIADC领域内的研究热点。

失调和增益失配具有明显的统计特性，因此可以利用各通道平均能量一致的特性在数字域作减法直接补偿，校准方案较为成熟。而采样时刻失配在时域上表现为由输入信号相位调制的一系列采样时刻误差，很难从时域波形中直接观察到明显的失真；而在频域上这种相位调制引起的杂散分量与增益失配引起的杂散分量位置相同，同时这些分量还与输入信号频率成比例，频率越高则整体TIADC系统动态性能衰减越大。因此，采样时刻失配的校准是TIADC系统失配校准中的技术难点和创新点。

数字后台校准是目前采样时刻失配的主流校准算法，相比于模拟和混合域校准，数字域可以不受模拟反馈调整精度的影响，更加完全地消除失配，同时失配估计的收敛速度更快。后台校准相较前台校准，不用打断TIADC正常工作，在其正常转换时追踪随外界环境影响和PVT变化引起的失配变化并进行实时修正。常用的数字后台校准方法包括内插法，分数延迟滤波器，小波生成法和完美重构等方法。但这些自适应方法都存在较为复杂的运算条件，用FPGA和DSP硬件实现时需要消耗过多的硬件资源，同时都需要输入信号被过采样不能实现完整奈奎斯特带的失配校准。

因此，本发明从低计算复杂角度出发，提出一种低硬件开销的TIADC系统采样时刻失配数字后台校准方法。利用信号自相关特性，通过比较待校准通道相邻两通道输出信号乘积的平均值，再经LMS自适应迭代计算出采样时刻失配估计值。基于拉格朗日内插技术实现重构滤波器来对采样时刻失配进行补偿。通过简化内插系数的多项表达式，本发明提出的架构相较其他完美重构方法节省了约41％的乘法器另外加法器数量也大大减少。在四通道800MSPS 12-bit TIADC系统进行仿真验证，结果显示在0.4f_s输入信号带宽内TIADC系统能获得至少72dB的SNDR。

发明内容

发明目的：本发明的目的在于克服TIADC系统中采样时刻失配对系统性能造成的影响，提出了一种低硬件开销的TIADC系统采样时刻失配数字后台校准方法。

技术方案：为解决上述技术问题，本发明提供了一种低硬件开销的TIADC系统采样时刻失配数字后台校准方法，包括以下步骤：

步骤1，利用信号的自相关特性，计算出各子通道采样时刻失配与相邻子通道输出之间的特性；设第i子通道输出与其相邻通道输出作差分别为x_1,i和x_i，2，利用两者绝对值之差与采样时刻失配r_i存在比例关系，通过LMS自适应迭代计算出失配的估计值，其中，存在比例关系式如下：

E(|x_1，i|-|x_2，i|)∝r_i

步骤2，利用拉格朗日内插法实现重构滤波器，来拟合在理想采样时刻得到的信号值；设在N+1个连续不同的采样时刻t_i对应信号采样值为y(i)，信号在理想采样时刻t对应采样值可以内插为如下公式：

其中，

为信号在理想采样时刻t对应采样值，N为采样值个数；

步骤3，计算四通道TIADC三组用来拟合

和

的系数H₂，H₃和H₄，设定N＝8，可得如下三组系数：

H₂＝[h_2，-4，h_2，-3，h_2，-2，h_2，-1，h_2，0，h_2，1，h_2，2，h_2，3，h_2，4]

H₃＝[h_3，-4，h_3，-3，h_3，-2，h_3，-1，h_3，0，h_3，1，h_3，2，h_3，3，h_3，4]

H₄＝[h_4，-4，h_4，-3，h_4，-2，h_4，-1，h_4，0，h_4，1，h_4，2，h_4，3，h_4，4]

步骤4，利用麦克劳林展开式和部分系数的反对称特性对内插得到的系数进行简化，对h_i，j(j≠0，±1)进行线性逼近，对h_i，±1和h_i，0作二阶近似，可得如下式简化的系数：

h_i，4＝-h_i，-4≈0.0036r₂

h_i，3＝-h_i，-3≈-0.0381r₂

h_i，2＝-h_i，-2≈0.2r₂

h_i，-1≈r_i{0.8-0.32r_i-1-r_i+0.5r_(i+1)mod4+0.5r_(i+2)mod4}

h_i，0≈1+2.60r_i ²-r_i(r_i-1+r_(i+1)mod4)-0.5r_ir_(i+2)mod4+2r_i-1r_(i+1)mod4

h_i，1≈-r_i{0.8-0.5r_i-1+r_i-0.5r_(i+1)mod4-0.5r_(i+2)mod4}

其中，mod代表取余操作，r_i为第i通道的采样时刻失配值；

步骤5，通选择合适的阶数N，简化步骤2的内插函数，计算步骤(2)中多项式的乘法器数量从N+1减少到N/2+1，另外计算所有系数所需的运算也减少到16个乘法器和12个加法器，简化重写公式如下：

步骤6，根据整个TIADC系统中来自内插阶数带来的N/2个时钟周期加上加法器带来的N/2个时钟周期以及乘法器延迟k，在第一通道输出路径延迟一定数目时钟周期与其它经重构滤波器通道输出信号对齐；在提出的架构中再次加入LMS环路来检测插值带来的相位误差并作补偿，以此缓解超过f_s/4处内插重构带来的非平坦相位影响。

有益效果：与现有的技术相比，本发明具有以下优点：

1、本发明提出的一种低硬件开销的TIADC系统采样时刻失配数字后台校准方法，基于拉格朗日内插技术实现重构滤波器，通过简化多项表达式系数节省了约41％的乘法器另外加法器数量也大大减少，在奈奎斯特带内也取得可观的SNDR和SFDR。由于校准算法的全数字实现特征，极其适合运用在FPGA或DSP设备实现数据后处理，同时较少的乘法器和加法器数量容易在片内集成，能在不同先进工艺节点之间重用；

2、本发明采用信号自相关特性，通过比较待校准通道相邻两通道输出信号乘积的平均值，它与采样时间失配存在比例关系。设置合适的步长，使用最小均方算法(LeastMean Square，LMS)迭代计算出各待校准子通道的采样时刻失配值；

3、本发明采用拉格朗日内插法来拟合在理想采样时刻得到的信号值，传统内插拟合过程中需要用到大量乘法器、加法器和除法器，且大数目的算术运算由于较长的计算时间会使得高速TIADC应用下很难实现高阶内插，因此本发明提出改进方法，利用麦克劳林展开式和部分系数的反对称特性对内插函数进行简化，只需要少量乘法器和加法器即可实现对采样时刻失配的精确补偿。

附图说明

图1为本发明提出的四通道TIADC系统采样时刻失配校准原理框图；

图2为本发明所提出的采样时刻失配估计模块框图；

图3为使用本发明的失配估计算法仿真的采样时刻失配收敛曲线；

图4为本发明提出的基于N阶内插的重构滤波器内部细节框图；

图5为经过本发明的校准算法处理前后的TIADC输出信号频谱图；

图6为经过本发明的校准算法处理前后输入信号频率与SNDR&SFDR关系图。

具体实施方式

下面结合附图对本发明做进一步说明，以便本领域的技术人员更好地理解本发明。

本校准方法的整体框图如附图1所示，本发明属于全数字后台校准算法，失配估计和失配补偿均在数字域中进行。提出一种针对TIADC系统内通道间采样时刻失配的校准方案，后续方案的详细介绍均建立在通道间失调和增益失配已经得到校准的前提下。附图1中，TIADC合路输出直接进入数字校准部分，失配估计和失配补偿分别对应失配估计模块和重构滤波器。其中失配估计利用信号自相关特性，通过比较待校准通道相邻两通道输出信号乘积的平均值，再经LMS自适应迭代计算出采样时刻失配估计值。失配补偿则基于拉格朗日内插技术实现重构滤波器来实现。通过简化内插系数的多项表达式系数节省了约41％的乘法器另外加法器数量也大大减少。这里失配估计模块输入前插入了下采样模块，说明其工作频率等同单通道子ADC采样率，而失配补偿模块则工作在整体TIADC采样频率。整体校准算法在奈奎斯特带内取得可观的SNDR和SFDR，加上校准算法的全数字实现特征，极其适合运用在FPGA或DSP设备实现数据后处理，同时较少的乘法器和加法器数量容易在片内集成，能在不同先进工艺节点之间重用。

本发明提供了一种针对TIADC系统内采样时刻失配的校准方法，包括以下步骤：

1)首先对采样时刻失配进行估计，附图2为采样时刻失配估计模块框图，即附图1中失配估计的内部详细展开。这里为了方便后续原理介绍和相关推导，作以下设定：

在M通道TIADC系统中，整体采样周期T_s，每个子通道的采样周期为MT_s。第i个通道第n个采样时刻下对应输出值y_i[n]如公式(1)所示，这里ΔT_i代表第i通道的采样时间失配。

T_i[n]＝nMT_s+(i-1)T_s+ΔT_i (1)

实际第i通道在时间T_i[n]的采样值为y_i[n]然而理想的第i通道采样时刻

对应采样值为

因此的采样时刻会与理想时刻之间存在一个偏移ΔT_i。为了方便计算，所有时间值都关于T_s作归一化处理，用r_i和t_i分别代表归一化采样时间失配和采样时刻(

和

)。因此，公式(1)可以改写如下：

t_i[n]＝nM+i-1+r_i (2)

为了更好地解释估计原理，我们首先以两通道TIADC为例，设定第一个通道采样时刻为参考时间(ΔT₁＝0)。第一通道在采样时刻t₁[n-1]和t₁[n]对应采样值为y₁[n-1]和y₁[n]，第二通道采样时刻t₂[n-1]对应y₂[n-1]，这里定义x₁和x₂作为两个连续输出值的差值。

x₁＝y₂[n-1]-y₁[n-1]

x₂＝y₁[n]-y₂[n-1] (3)

因此，x₁的期望值大于x₂。公式(4)显示两个值之间的差异与采样时间失配相关。这里R(y)表示输入信号的自相关函数，E[.]表示期望值。

详细证明如下：

δ_y2与δ_y1分别对应y₂[n]和y₁[n]标准差，y(t)表示在t时刻TIADC的合路输出。

利用

将自相关函数代入上式可进一步得到：

E[x₁ ²]＝2δ_y ²-2R[T_s+r₂] (6)

同理x₂ ²的期望值为：

E[x₂ ²]＝2δ_y ²-2R[T_s-r²] (7)

对于一个很小的ΔT，存在：

R(T_s±ΔT)≈R(T_s)±ΔTdRdτ (8)

将公式(8)分别代入公式(6)和(7)即可求得公式(4)，公式(4)的成立证明E(|x_1，i|-|x_2，i|)∝Δr_i，即待校准通道与相邻两通道差值的绝对值之差与采样时刻失配r_i确实存在比例关系，基于此失配估计可以通过以下四步完成：

1.使用两个减法器计算x₁和x₂。

2.计算|x₁|和|x₂|。

3计算|x₁|和|x₂|之间的差值。

4.设置合适的迭代步长μ_t来获得累加器的输出。

x₁ ²-x₂ ²的平均值正比于第二个子通道的采样时间失配，它并不是失配的实际值。这里本发明使用LMS迭代来最小化x₁ ²-x₂ ²差值。因此，校准数据重新输入失配估计模块来估计剩余的失配值。迭代步长μ_t用来控制LMS模块的收敛速度。

本发明应用在四通道TIADC系统中，仍把第一个子通道作为参考通道(r₁＝0)。因此失配值可以通过余下的七个通道计算出来。为了计算每个通道的失配值，x_1，i设定为第i通道当前通道输出和前一个通道输出值之差，x_2，i设定为当前通道和下一个通道。公式(4-12)描述所有四通道TIADC x_m，i值。

x_1，2＝y₂[n-1]-y₁[n-1]

x_2，2＝y₃[n-1]-y₂[n-1]

x_1，3＝y₃[n-1]-y₂[n-1]

x_2，3＝y₄[n-1]-y₃[n-1]

x_1，4＝y₄[n-1]-y₃[n-1]

x_2，4＝y₁[n]-y₄[n-1] (9)

待校准的其他三个通道经失配估计模块中LMS自适应迭代计算得出的失配估计值：r₂，r₃，r₄。然后各通道失配值会输入分数延迟滤波器进行失配补偿来完成采样时间失配的校准。附图3为使用本发明的失配估计算法仿真的采样时刻失配收敛曲线，各通道对应的采样时刻失配分别为：[0 -0.03 0.01 0.02]T_s，迭代步长μ_t＝2^-15，从图中可以看到大约经过3.5×10⁵次采样周期失配估计得到平滑收敛。

2)得到各自子通道的采样时刻失配估计值后，则进行实时失配补偿。补偿模块主要通过重构滤波器实现。重构滤波器的设计主要基于利用拉格朗日内插法实现多项式拟合理想采样时刻得到的信号值。在N+1个连续不同的采样时刻t_i对应信号采样值为y(i)，信号在理想采样时刻t对应采样值可以内插为如下公式：

这里系数h_i可以通过公式(11)计算出：

从公式(11)可以看出。对h_i系数的拟合需要用到2N²-2个乘法器，2N²+2N个加法器和N+1个除法器，另外为了拟合得到最终的

还需要额外N+1个乘法器和N个加法器。如此多数量的算术运算由于较长的计算时间会使得在高速TIADC应用下很难实现高阶的内插函数。因此很有必要简化内插公式来减少计算时间。

3)本发明结合四通TIADC系统应用场景对提出的简化改进原理进行阐述，计算四通道TIADC系统用来拟合y₂[n]，y₃[n]和y₄[n]的多项式系数H₂，H₃和H₄，为方便后续说明，这里设定N＝8，可得如下三组系数：

h_i，j表示用来拟合第i通道理想采样时刻信号值的下标为j的多项式系数。这些系数对应的内插时间窗就为：

上式中的时间值又可代入公式(2)重写为：

这里第一通道为参考通道，所以r₁＝0。重新代入多项式系数h_i，j整理如下：

4)将公式(15)进行麦克劳林展开和部分系数的反对称特性对内插得到的系数进行简化，去除高阶分量对h_i，j(j≠0，±1)进行线性逼近，对h_i，±1和h_i，0作二阶近似，可以得如下式简化的系数(这里mod代表取余操作)：

5)选取合适的滤波器阶数(即为拉格朗日内插阶数)来达到理想的逼近效果，阶数N越大简化的多项式系数h_i，j与理想值越接近，校准效果也越好。实际通过仿真发现当N≥26时，动态参数SNDR&SFDR随阶数N的增加提升很小，为了节约硬件开销，本发明选取滤波器阶数为26。因此，针对更高阶的内插多项式系数简化表达式，公式(16)可以重写如下：

这里h_i′表示反对成性(h_i′＝-h_i′)，k₁，k₂，…k₁₂是固定系数。基于此，公式(10)可以重写如下：

查看硬件开销的具体节省情况，计算公式(18)只需要N/2+3个乘法器和N个加法器。当N＝26时，本发明提出的重构滤波器只需要16个乘法器来计算公式(18)而不是公式(10)中的27个乘法器，乘法器数量减少了约41％；另一方面，计算公式(11)中所有多项式系数所需要的乘法器还需要1350个乘法器，1404个加法器和27个除法器，当使用本发明提出的逼近技术时，公式(17)中多项式系数的计算可以减少到16个乘法器和12个加法器。

6)附图4为本发明提出的基于N阶内插的重构滤波器内部细节框图。对于第一通道无需做任何校准。第一通道必须延迟一定数目时钟周期来和其他通道的延迟一致最终使输出数据对齐。整个TIADC系统延迟来自内插阶数(N/2)加上由于加法器增加的(N/2)个延迟以及乘法器延迟k。拉格朗日插值在低频下可以收获一个相位平坦的响应。但在高频会给系统带来一个额外的相位误差，这限制了内插的性能。为了改进这一点，本发明后续在提出的架构中再次加入LMS环路来检测插值带来的相位误差并将之转为时间失配在环路中实现校准，这样超过f_s/4处收敛估计的失配值将高于实际失配值来补偿对内插重构带来的非平坦相位影响。

综上，为了证明提出的全数字后台校准算法的有效性，仿真使用了12-bit800MSPS的四通道TIADC系统。各通道的采样时刻失配分别为[0 -0.03 0.01 0.02]T_s。重构滤波器整体所需硬件资源为32个乘法器和38个加法器，远远少于其他传统重构方法所需硬件资源，且随通道数的增加，本发明提出的校准算法低硬件开销优势愈加明显。附图5(a)和(b)分别为经过本发明的校准算法处理前后的TIADC输出信号频谱图，可见经校准后频谱内采样时刻失配引起的杂散分量得到了有效地抑制，其中SNDR和SFDR分别从26.5dB和29.8dB提高到72.9dB和86.8dB。附图6为经过本发明的校准算法处理前后输入信号频率与SNDR&SFDR关系图，看出在0.4f_s频带内校准算法能获得良好的动态性能，当超出0.4f_s时整体TIADC动态性能下降明显，这是因为重构滤波器是通过拉格朗日内插实现，在接近奈奎斯特频率时插值精度变低，需要引入更高阶补偿，因此，本发明提出的校准算法有效校准带宽大概为奈奎斯特带宽的90％。

本发明提出的一种低硬件开销的TIADC系统采样时刻失配数字后台校准方法，基于拉格朗日内插技术实现重构滤波器，通过简化多项表达式系数节省了约41％的乘法器另外加法器数量也大大减少，在奈奎斯特带内也取得可观的SNDR和SFDR。由于校准算法的全数字实现特征，极其适合运用在FPGA或DSP设备实现数据后处理，同时较少的乘法器和加法器数量容易在片内集成，能在不同先进工艺节点之间重用；

本发明采用信号自相关特性，通过比较待校准通道相邻两通道输出信号乘积的平均值，它与采样时间失配存在比例关系。设置合适的步长，使用最小均方算法(Least MeanSquare，LMS)迭代计算出各待校准子通道的采样时刻失配值；

本发明采用拉格朗日内插法来拟合在理想采样时刻得到的信号值，传统内插拟合过程中需要用到大量乘法器、加法器和除法器，且大数目的算术运算由于较长的计算时间会使得高速TIADC应用下很难实现高阶内插，因此本发明提出改进方法，利用麦克劳林展开式和部分系数的反对称特性对内插函数进行简化，只需要少量乘法器和加法器即可实现对采样时刻失配的精确补偿。

以上所述仅为本发明的较佳实施方式，本发明的保护范围并不以上述实施方式为限，但凡本领域普通技术人员根据本发明所揭示内容所作的等效修饰或变化，皆应纳入权利要求书中记载的保护范围内。

Claims (1)

1.一种低硬件开销的TIADC系统采样时刻失配数字后台校准方法，其特征在于：具体包括以下步骤：

步骤1，利用信号的自相关特性，计算出各子通道采样时刻失配与相邻子通道输出之间的特性；设第i子通道输出与其相邻通道输出作差分别为x_1,i和x_i,2，利用两者绝对值之差与采样时刻失配r_i存在比例关系，通过LMS自适应迭代计算出失配的估计值，其中，存在比例关系式如下：

E(|x_1,i|-|x_2,i|)∝r_i

步骤2，利用拉格朗日内插法实现重构滤波器，来拟合在理想采样时刻得到的信号值；设在N+1个连续不同的采样时刻t_i对应信号采样值为_y(i)，信号在理想采样时刻t对应采样值可以内插为如下公式：

其中，

为信号在理想采样时刻t对应采样值，N为采样值个数；

步骤3，计算四通道TIADC三组用来拟合

和

的系数H₂，H₃和H₄，设定N＝8，可得如下三组系数：

H₂＝[h_2,-4,h_2,-3,h_2,-2,h_2,-1,h_2,0,h_2,1,h_2,2,h_2,3,h_2,4]

H₃＝[h_3,-4,h_3,-3,h_3,-2,h_3,-1,h_3,0,h_3,1,h_3,2,h_3,3,h_3,4]

H₄＝[h_4,-4,h_4,-3,h_4,-2,h_4,-1,h_4,0,h_4,1,h_4,2,h_4,3,h_4,4]

步骤4，利用麦克劳林展开式和部分系数的反对称特性对内插得到的系数进行简化，对h_i,j(j≠0,±1)进行线性逼近，对h_i,±1和h_i,0作二阶近似，可得如下式简化的系数：

h_i,4＝-h_i,-4≈0.0036r₂

h_i,3＝-h_i,-3≈-0.0381r₂

h_i,2＝-h_i,-2≈0.2r₂

h_i,-1≈r_i{0.8-0.32r_i-1-r_i+0.5r_(i+1)mod4+0.5r_(i+2)mod4}

h_i,0≈1+2.60r_i ²-r_i(r_i-1+r_(i+1)mod4)-0.5r_ir_(i+2)mod4+2r_i-1r_(i+1)mod4

h_i,1≈-r_i{0.8-0.5r_i-1+r_i-0.5r_(i+1)mod4-0.5r_(i+2)mod4}

其中，mod代表取余操作，r_i为第i通道的采样时刻失配值；

步骤5，通选择合适的阶数N，简化步骤2的内插函数，计算步骤(2)中多项式的乘法器数量从N+1减少到N/2+1，另外计算所有系数所需的运算也减少到16个乘法器和12个加法器，简化重写公式如下：

步骤6，根据整个TIADC系统中来自内插阶数带来的N/2个时钟周期加上加法器带来的N/2个时钟周期以及乘法器延迟k，在第一通道输出路径延迟一定数目时钟周期与其它经重构滤波器通道输出信号对齐；在提出的架构中再次加入LMS环路来检测插值带来的相位误差并作补偿，以此缓解超过f_s/4处内插重构带来的非平坦相位影响。

Images