CN116568083A - 显示装置及其制造方法 - Google Patents

显示装置及其制造方法 Download PDF

Info

Publication number
CN116568083A
CN116568083A CN202310125260.0A CN202310125260A CN116568083A CN 116568083 A CN116568083 A CN 116568083A CN 202310125260 A CN202310125260 A CN 202310125260A CN 116568083 A CN116568083 A CN 116568083A
Authority
CN
China
Prior art keywords
light emitting
emitting element
conductive layer
layer
connection electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310125260.0A
Other languages
English (en)
Inventor
朴俊龙
权圣周
申铉亿
成炫阿
李东敏
李周炫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Display Co Ltd
Original Assignee
Samsung Display Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Display Co Ltd filed Critical Samsung Display Co Ltd
Publication of CN116568083A publication Critical patent/CN116568083A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0091—Scattering means in or on the semiconductor body or semiconductor body package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/50—Wavelength conversion elements
    • H01L33/501—Wavelength conversion elements characterised by the materials, e.g. binder
    • H01L33/502—Wavelength conversion materials
    • H01L33/504—Elements with two or more wavelength conversion materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

提供了一种显示装置和制造该显示装置的方法。该显示装置包括：电极，彼此分隔开；发光元件，设置在电极之间；以及连接电极，设置在发光元件上。连接电极中的每个包括：第一导电层；以及第二导电层，设置在第一导电层上，并且第一导电层的逸出功低于第二导电层的逸出功。

Description

显示装置及其制造方法
技术领域
实施例涉及一种显示装置和制造该显示装置的方法。
背景技术
最近，随着对信息显示的兴趣的增大，显示装置的研究和开发已经不断地进行。
发明内容
实施例提供了一种显示装置和制造该显示装置的方法，该显示装置能够防止电极的断开并且减小电极与发光元件之间的接触电阻。
在实施例中，显示装置可以包括：电极，彼此分隔开；发光元件，设置在电极之间；以及连接电极，设置在发光元件上，其中，连接电极中的每个包括：第一导电层；以及第二导电层，设置在第一导电层上，并且第一导电层的逸出功低于第二导电层的逸出功。
第一导电层可以设置在发光元件与第二导电层之间。
第一导电层可以与发光元件接触。
连接电极可以包括：第一连接电极，设置在发光元件的第一端部上；以及第二连接电极，设置在发光元件的第二端部上。
第一连接电极和第二连接电极可以设置在同一层。
显示装置还可以包括设置在第一连接电极与第二连接电极之间的绝缘层。
第一导电层的厚度可以小于第二导电层的厚度。
第一导电层的厚度可以在约至约/>的范围内。
第二导电层的厚度可以在约至约/>的范围内。
第一导电层可以包括氧化铟镓锡(IGTO)和氧化铟锡镓锌(ITGZO)中的至少一个。
第二导电层可以包括氧化铟锡(ITO)。
第二导电层可以掺杂有金属氧化物。
在实施例中，提供了一种制造显示装置的方法，该方法可以包括以下步骤：在彼此分隔开的电极之间设置发光元件；在发光元件上形成第一导电层；在第一导电层上形成第二导电层；以及通过蚀刻第一导电层和第二导电层来形成连接电极，其中，第一导电层的逸出功低于第二导电层的逸出功。
第一导电层的厚度可以小于第二导电层的厚度。
第一导电层可以由氧化铟镓锡(IGTO)和氧化铟锡镓锌(ITGZO)中的至少一个形成。
第二导电层可以由氧化铟锡(ITO)形成。
该方法还可以包括在发光元件上形成绝缘层。绝缘层可以暴露发光元件的端部。
可以在发光元件的端部上形成第一导电层。
连接电极可以包括：第一连接电极，形成在发光元件的第一端部上；以及第二连接电极，形成在发光元件的第二端部上。
该方法还可以包括用金属氧化物掺杂第二导电层。
附图说明
在下文中，现在将参照附图更充分地描述实施例；然而，实施例可以以不同的形式实现，并且不应被解释为限于在此所阐述的实施例。相反，提供这些实施例使得本公开将是透彻的和完整的，并且将向本领域技术人员充分地传达实施例的范围。
在附图中，为了清楚说明，可以夸大尺寸。将理解的是，当元件被称为“在”两个元件“之间”时，它可以是所述两个元件之间的唯一元件，或者也可以存在一个或更多个居间元件。同样的附图标记始终指同样的元件。
图1是示出了根据实施例的发光元件的示意性透视图。
图2是示出了根据实施例的发光元件的示意性剖视图。
图3是示出了根据实施例的显示装置的示意性平面图。
图4是根据实施例的像素的等效电路的示意图。
图5和图6是示出了根据实施例的像素的示意性平面图。
图7是沿着图5中所示的线A-A’截取的示意性剖视图。
图8是沿着图5中所示的线B-B’截取的示意性剖视图。
图9是沿着图6中所示的线C-C’截取的示意性剖视图。
图10是沿着图6中所示的线D-D’截取的示意性剖视图。
图11是图7中所示的区域E的示意性放大剖视图。
图12是示出了根据实施例的第一像素至第三像素的示意性剖视图。
图13是示出了根据实施例的像素的示意性剖视图。
图14至图19是示出了根据实施例的制造显示装置的方法的示意性剖视图。
具体实施方式
通过参照下面详细描述的实施例与附图一起，公开的效果和特征以及实现该效果和特征的方法将是清楚的。然而，公开不限于在此所公开的实施例，而是可以以各种形式实现。实施例仅通过示例的方式提供，使得本领域普通技术人员可以充分地理解公开中的特征及其范围。因此，公开可以由所附权利要求的范围限定。
在此所使用的术语仅用于描述实施例的目的，并且不被解释为限制发明构思。如在此所使用的，除非上下文另有明确说明，否则单数形式也旨在包括复数形式。当在本说明书中使用时，术语“包括”和/或“包含”说明存在所提及的组件、步骤、操作和/或元件，但是不排除存在或添加一个或更多个其它组件、步骤、操作和/或元件。
当被描述为任何元件“连接”、“结合”或“接入”到另一元件时，应理解的是，还有另一元件可以“连接”、“结合”或“接入”在所述两个元件之间以及所述两个元件彼此直接“连接”、直接“结合”或直接“接入”是可能的。然而，当元件或层被称为“直接在”另一元件或层“上”、“直接连接到”或“直接结合到”另一元件或层时，不存在居间元件或层。为此，术语“连接”可以指具有或不具有居间元件的物理连接、电连接和/或流体连接。
用于指定元件或层在另一元件或层上的术语“在……上”包括其中元件或层直接位于所述另一元件或层上的情况以及其中元件或层经由又一元件或层位于所述另一元件或层上的情况两者。在整个说明书中，同样的附图标记通常表示同样的元件。
将理解的是，虽然在此可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，在不脱离公开的教导的情况下，下面讨论的“第一”元件也可以被命名为“第二”元件。
诸如“在……之下”、“在……下方”、“在……下面”、“下”、“在……上方”、“上”、“在……之上”、“较高的”、“侧”(例如，如在“侧壁”中)等的空间相对术语在此可以用于描述性目的，从而描述如附图中所示的一个元件与其它元件的关系。空间相对术语旨在涵盖设备在使用、操作和/或制造中的除了附图中描绘的方位之外的不同方位。例如，如果附图中的设备被翻转，则被描述为“在”其它元件或特征“下方”或“之下”的元件随后将被定向为“在”所述其它元件或特征“上方”。因此，术语“在……下方”可以涵盖上方和下方两个方位。此外，设备可以被另外定向(例如，旋转90度或处于其它方位)，如此，相应地解释在此所使用的空间相对描述语。
在此所使用的术语是出于描述具体实施例的目的，而不意图限制。如在此所使用的，除非上下文另有明确说明，否则单数形式“一”、“一个(种/者)”和“该(所述)”也旨在包括复数形式。此外，术语“包括”、“包含”和/或其变型用在本说明书中时，说明存在所陈述的特征、整体、步骤、操作、元件、组件和/或它们的组，但是不排除存在或附加一个或更多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。还注意的是，如在此所使用的，术语“基本上(基本)”、“约(大约)”和其它类似术语用作近似术语而不是用作程度术语，并且因此用来解释本领域普通技术人员将认识到的测量值、计算值和/或提供值的固有偏差。
在下文中，将参照附图更详细地描述实施例。
图1是示出了根据实施例的发光元件的示意性透视图。图2是示出了根据实施例的发光元件的示意性剖视图。虽然在图1和图2中示出了柱形的发光元件LD，但是发光元件LD的种类和/或形状不限于此。
参照图1和图2，发光元件LD可以包括第一半导体层11、活性层12、第二半导体层13和/或电极层14。
发光元件LD可以具有沿着一定方向延伸的柱形状。发光元件LD可以具有第一端部EP1和第二端部EP2。第一半导体层11和第二半导体层13中的一个可以设置在发光元件LD的第一端部EP1处。第一半导体层11和第二半导体层13中的另一个可以设置在发光元件LD的第二端部EP2处。例如，第一半导体层11可以设置在发光元件LD的第一端部EP1处，并且第二半导体层13可以设置在发光元件LD的第二端部EP2处。
在一些实施例中，发光元件LD可以是通过蚀刻工艺等形成为柱形状的发光元件。在本说明书中，术语“柱形状”可以包括诸如圆柱体或多棱柱的长宽比大于1的棒状形状或条状形状，并且其剖面的形状不限于此。
发光元件LD可以具有在纳米级至微米级的范围内的尺寸。在示例中，发光元件LD可以具有在纳米级至微米级的范围内的直径D(例如，宽度)和/或在纳米级至微米级的范围内的长度L。然而，发光元件LD的尺寸不限于此，并且发光元件LD的尺寸可以根据各种类型的装置(例如，显示装置等)的设计条件而不同地改变，所述装置使用利用发光元件LD的发光器件作为光源。
第一半导体层11可以是第一导电型半导体层。例如，第一半导体层11可以包括p型半导体层。在示例中，第一半导体层11可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的至少一种半导体材料，并且包括掺杂有第一导电型掺杂剂(诸如Mg)的p型半导体层。然而，第一半导体层11的材料不限于此。例如，第一半导体层11可以由各种材料形成。
活性层12可以设置在第一半导体层11与第二半导体层13之间。活性层12可以包括单阱结构、多阱结构、单量子阱结构、多量子阱(MQW)结构、量子点结构和量子线结构之中的任何一种结构，但是实施例不限于此。活性层12可以包括GaN、InGaN、InAlGaN、AlGaN、AlN等。例如，活性层12可以由各种材料形成。
在作为阈值电压或更大电压的电压被施加到发光元件LD的两端(例如，相对端)的情况下，发光元件LD通过使电子-空穴对在活性层12中结合来发射光。可以通过使用这种原理来控制发光元件LD的光发射，使得发光元件LD可以用作用于包括显示装置的像素的各种发光器件的光源。
第二半导体层13可以形成在活性层12上，并且可以包括具有与第一半导体层11的类型不同的类型的半导体层。例如，第二半导体层13可以包括n型半导体层。在示例中，第二半导体层13可以包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN之中的任何一种半导体材料，并且包括掺杂有第二导电型掺杂剂(诸如Si、Ge或Sn)的n型半导体层。然而，第二半导体层13的材料不限于此。例如，第二半导体层13可以由各种材料形成。
电极层14可以设置在发光元件LD的第一端部EP1和/或第二端部EP2上。虽然图2中示出了其中电极层14形成在第一半导体层11上的情况，但是实施例不限于此。例如，单独的电极层还可以设置在第二半导体层13上。
电极层14可以包括透明金属或透明金属氧化物。在示例中，电极层14可以包括氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)和氧化锌锡(ZTO)中的至少一个，但是实施例不限于此。在电极层14可以由透明金属或透明金属氧化物制成的情况下，在发光元件LD的活性层12中产生的光可以穿过电极层14并且发射到发光元件LD的外部。
绝缘膜INF可以设置在发光元件LD的表面上。绝缘膜INF可以设置(例如，直接设置)在第一半导体层11、活性层12、第二半导体层13和/或电极层14的表面上。绝缘膜INF可以暴露发光元件LD的具有不同极性的第一端部EP1和第二端部EP2。在一些实施例中，绝缘膜INF可以暴露电极层14和/或第二半导体层13的与发光元件LD的第一端部EP1和第二端部EP2相邻的侧部。
绝缘膜INF可以防止在活性层12与除了第一半导体层11和第二半导体层13之外的导电材料接触的情况下可能发生的电短路。此外，绝缘膜INF可以使发光元件LD的表面缺陷最小化，从而可以增大并且增强发光元件LD的寿命和发光效率。
绝缘膜INF可以包括氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)中的至少一个。例如，绝缘膜INF可以形成为双层，并且包括在双层中的层可以包括不同的材料。在示例中，绝缘膜INF可以形成为包括氧化铝(AlOx)和氧化硅(SiOx)的双层，但是实施例不限于此。在一些实施例中，可以省略绝缘膜INF。
包括上述发光元件LD的发光器件可以用于包括光源的各种装置中。例如，发光元件LD可以设置在显示面板的每个像素中，并且用作每个像素的光源。然而，发光元件LD的应用领域不限于上述示例。例如，发光元件LD可以用于诸如照明装置的包括光源的其它类型的装置。
图3是示出了根据实施例的显示装置的示意性平面图。
在图3中，显示装置(例如，包括在显示装置中的显示面板PNL)将被示出为可以用作光源(例如，图1和图2中所示的实施例中所描述的发光元件LD)的电子装置的示例。
为了便于描述，在图3中，将基于显示区域DA简要地示出显示面板PNL的结构。然而，在一些实施例中，至少一个驱动电路(例如，扫描驱动器和数据驱动器中的至少一个)、线和/或垫(pad，或称为“焊盘”)还可以设置在显示面板PNL中。
参照图3，显示面板PNL和用于形成显示面板PNL的基体层BSL可以包括用于显示图像的显示区域DA和除了显示区域DA之外的非显示区域NDA。显示区域DA可以形成其上显示有图像的屏幕，并且非显示区域NDA可以是除了显示区域DA之外的其它区域。
像素单元PXU可以设置在显示区域DA中。像素单元PXU可以包括第一像素PXL1、第二像素PXL2和/或第三像素PXL3。在下文中，在任意地指定第一像素PXL1、第二像素PXL2和第三像素PXL3之中的至少一个像素的情况下，或者在包含地指定第一像素PXL1、第二像素PXL2和第三像素PXL3之中的两种或更多种像素的情况下，对应的像素或对应的多个像素将被称为“像素PXL”或“多个像素PXL”。
像素PXL可以根据条纹结构、结构等规则地布置。然而，像素PXL的布置结构不限于此，并且像素PXL可以通过使用各种结构和/或方法布置在显示区域DA中。
在一些实施例中，像素PXL中的两种或更多种可以发射不同颜色的光。在示例中，发射第一颜色的光的第一像素PXL1、发射第二颜色的光的第二像素PXL2和发射第三颜色的光的第三像素PXL3可以布置在显示区域DA中。彼此相邻设置的至少一个第一像素PXL1、至少一个第二像素PXL2和至少一个第三像素PXL3可以形成能够发射各种颜色的光的像素单元PXU。例如，第一像素至第三像素PXL1、PXL2和PXL3中的每个可以是发射一定颜色(例如，预定颜色)的光的像素。在一些实施例中，第一像素PXL1可以是发射红色的光的红色像素，第二像素PXL2可以是发射绿色的光的绿色像素，并且第三像素PXL3可以是发射蓝色的光的蓝色像素。然而，实施例不限于此。
在实施例中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以具有发射相同颜色的光的发光元件，并且可以包括设置在相应的发光元件上的颜色转换层和/或不同颜色的滤色器，以分别发射第一颜色、第二颜色和第三颜色的光。在另一示例中，第一像素PXL1、第二像素PXL2和第三像素PXL3可以分别具有光源(例如，第一颜色的发光元件、第二颜色的发光元件和第三颜色的发光元件)，使得发光元件可以分别发射第一颜色、第二颜色和第三颜色的光。然而，包括在每个像素单元PXU中的像素PXL的颜色、种类和/或数量不限于此。在示例中，由每个像素PXL发射的光的颜色可以不同地改变。
像素PXL可以包括由控制信号(例如，扫描信号和数据信号)和/或电源(例如，第一电源和第二电源)驱动的至少一个光源。在实施例中，光源可以包括根据图1和图2中所示的实施例的至少一个发光元件LD，例如，具有小至纳米级到微米级的程度的尺寸的超小型柱形的发光元件LD。然而，实施例不限于此。例如，各种类型的发光元件LD可以用作像素PXL的光源。
在实施例中，每个像素PXL可以形成为有源像素。但是，可以应用于显示装置的像素PXL的种类、结构和/或驱动方法不限于此。例如，每个像素PXL可以使用各种结构和/或驱动方法形成为无源或有源发光显示装置的像素。
图4是根据实施例的像素的等效电路的示意图。
图4中所示的像素PXL可以是设置在图3中所示的显示面板PNL中的第一像素PXL1、第二像素PXL2和第三像素PXL3中的任何一个。第一像素PXL1、第二像素PXL2和第三像素PXL3可以具有彼此基本上相同或相似的结构。
参照图4，像素PXL可以包括用于产生具有与数据信号对应的亮度的光的发光单元EMU和用于驱动发光单元EMU的像素电路PXC。
像素电路PXC可以连接在第一电源VDD与发光单元EMU之间。此外，像素电路PXC可以连接到对应的像素PXL的扫描线SL和数据线DL。可以根据从扫描线SL和数据线DL供应的扫描信号和数据信号来控制发光单元EMU的操作。此外，像素电路PXC可以选择性地进一步连接到感测信号线SSL和感测线SENL。
像素电路PXC可以包括至少一个晶体管和电容器。例如，像素电路PXC可以包括第一晶体管M1、第二晶体管M2、第三晶体管M3和存储电容器Cst。
第一晶体管M1可以连接在第一电源VDD与第一连接电极ELT1之间。第一晶体管M1的栅电极可以连接到第一节点N1。第一晶体管M1可以根据第一节点N1的电压来控制供应到发光单元EMU的驱动电流。例如，第一晶体管M1可以是用于控制像素PXL的驱动电流的驱动晶体管。
在实施例中，第一晶体管M1可以选择性地包括下导电层BML(也称为“下电极”、“背栅电极”或“下光阻挡层”)。第一晶体管M1的栅电极和下导电层BML可以彼此叠置(例如，面对或覆盖)，并且绝缘层置于第一晶体管M1的栅电极与下导电层BML之间。在实施例中，下导电层BML可以连接到第一晶体管M1的一个电极，例如，源电极或漏电极。
在第一晶体管M1包括下导电层BML的情况下，反向偏置技术(例如，同步技术)可以应用于第一晶体管M1，使得可以通过在像素PXL的驱动中将反向偏置电压施加到第一晶体管M1的下导电层BML来在负方向或正方向上改变第一晶体管M1的阈值电压。在示例中，通过将下导电层BML连接到第一晶体管M1的源电极来应用源极同步技术，使得第一晶体管M1的阈值电压可以在负方向或正方向上移动。例如，在下导电层BML设置在包括在第一晶体管M1的沟道中的半导体图案的底部上的情况下，下导电层BML可以用作光阻挡图案，从而可以稳定第一晶体管M1的操作特性。然而，下导电层BML的功能和/或应用方法不限于此。
第二晶体管M2可以连接在数据线DL与第一节点N1之间。例如，第二晶体管M2的栅电极可以连接到扫描线SL。第二晶体管M2可以在从扫描线SL供应具有栅极导通电压(例如，高电平电压)的扫描信号的情况下导通，以将数据线DL和第一节点N1彼此连接。
对应帧的数据信号可以针对每个帧周期供应到数据线DL。在其中供应具有栅极导通电压的扫描信号的时段期间，数据信号可以通过导通的第二晶体管M2被传输到第一节点N1。例如，第二晶体管M2可以是用于将每个数据信号传输到像素PXL的内部的开关晶体管。
存储电容器Cst的电极可以连接到第一节点N1，并且存储电容器Cst的另一电极可以连接到第一晶体管M1的第二电极。存储电容器Cst在每个帧周期期间充有与供应到第一节点N1的数据信号对应的电压。
第三晶体管M3可以连接在第一连接电极ELT1(例如，第一晶体管M1的第二电极)与感测线SENL之间。例如，第三晶体管M3的栅电极可以连接到感测信号线SSL。第三晶体管M3可以根据供应到感测信号线SSL的感测信号将施加到第一连接电极ELT1的电压值传输到感测线SENL。通过感测线SENL传输的电压值可以被提供到外部电路(例如，时序控制器)，并且外部电路可以基于所提供的电压值来提取特征信息(例如，第一晶体管M1的阈值电压等)。所提取的特征信息可以用于转换图像数据，使得像素PXL之间的特征偏差被补偿。
虽然在图4中已经示出了其中包括在像素电路PXC中的晶体管全部用n型晶体管实现的情况，但是实施例不限于此。例如，第一晶体管M1、第二晶体管M2和第三晶体管M3中的至少一个可以被改变为p型晶体管。
例如，在一些实施例中，像素PXL的结构和驱动方法可以不同地改变。例如，除了图4中所示的实施例之外，像素电路PXC可以形成为具有各种结构和/或各种驱动方法的像素电路。
在示例中，像素电路PXC可以不包括第三晶体管M3。此外，像素电路PXC还可以包括诸如用于补偿第一晶体管M1的阈值电压等的补偿晶体管、用于使第一节点N1和/或第一连接电极ELT1的电压初始化的初始化晶体管、用于控制其中驱动电流被供应到发光单元EMU的时段的发射控制晶体管和/或用于使第一节点N1的电压升压的升压电容器的其它电路元件。
发光单元EMU可以包括至少一个发光元件LD，例如，连接在第一电源VDD与第二电源VSS之间的多个发光元件LD。
例如，发光单元EMU可以包括第一连接电极ELT1、第五连接电极ELT5和多个发光元件LD，第一连接电极ELT1通过像素电路PXC和第一电力线PL1连接到第一电源VDD，第五连接电极ELT5通过第二电力线PL2连接到第二电源VSS，多个发光元件LD连接在第一连接电极ELT1与第五连接电极ELT5之间。
第一电源VDD和第二电源VSS可以具有不同的电位，使得发光元件LD可以发射光。在示例中，第一电源VDD可以被设定为高电位电源，并且第二电源VSS可以被设定为低电位电源。
在实施例中，发光单元EMU可以包括至少一个串联级。每个串联级可以包括一对电极(例如，两个电极)和在正向方向上连接在该对电极之间的至少一个发光元件LD。发光单元EMU的串联级的数量和每个串联级的发光元件LD的数量不限于此。在示例中，包括在相应的串联级中的发光元件LD的数量可以彼此相等或不同，并且发光元件LD的数量不限于此。
例如，发光单元EMU可以包括包含至少一个第一发光元件LD1的第一串联级、包含至少一个第二发光元件LD2的第二串联级、包含至少一个第三发光元件LD3的第三串联级以及包含至少一个第四发光元件LD4的第四串联级。
第一串联级可以包括第一连接电极ELT1、第二连接电极ELT2以及连接在第一连接电极ELT1与第二连接电极ELT2之间的至少一个第一发光元件LD1。每个第一发光元件LD1可以在正向方向上连接在第一连接电极ELT1与第二连接电极ELT2之间。例如，第一发光元件LD1的第一端部EP1可以连接到第一连接电极ELT1，并且第一发光元件LD1的第二端部EP2可以连接到第二连接电极ELT2。
第二串联级可以包括第二连接电极ELT2和第三连接电极ELT3以及连接在第二连接电极ELT2与第三连接电极ELT3之间的至少一个第二发光元件LD2。每个第二发光元件LD2可以在正向方向上连接在第二连接电极ELT2与第三连接电极ELT3之间。例如，第二发光元件LD2的第一端部EP1可以连接到第二连接电极ELT2，并且第二发光元件LD2的第二端部EP2可以连接到第三连接电极ELT3。
第三串联级可以包括第三连接电极ELT3和第四连接电极ELT4以及连接在第三连接电极ELT3与第四连接电极ELT4之间的至少一个第三发光元件LD3。每个第三发光元件LD3可以在正向方向上连接在第三连接电极ELT3与第四连接电极ELT4之间。例如，第三发光元件LD3的第一端部EP1可以连接到第三连接电极ELT3，并且第三发光元件LD3的第二端部EP2可以连接到第四连接电极ELT4。
第四串联级可以包括第四连接电极ELT4和第五连接电极ELT5以及连接在第四连接电极ELT4与第五连接电极ELT5之间的至少一个第四发光元件LD4。每个第四发光元件LD4可以在正向方向上连接在第四连接电极ELT4与第五连接电极ELT5之间。例如，第四发光元件LD4的第一端部EP1可以连接到第四连接电极ELT4，并且第四发光元件LD4的第二端部EP2可以连接到第五连接电极ELT5。
发光单元EMU的第一电极(例如，第一连接电极ELT1)可以是发光单元EMU的阳极电极。发光单元EMU的最后电极(例如，第五连接电极ELT5)可以是发光单元EMU的阴极电极。
发光单元EMU的其它电极(例如，第二连接电极ELT2、第三连接电极ELT3和/或第四连接电极ELT4)可以形成相应的居间电极。例如，第二连接电极ELT2可以形成第一居间电极IET1，第三连接电极ELT3可以形成第二居间电极IET2，并且第四连接电极ELT4可以形成第三居间电极IET3。
当发光元件LD以串联/并联结构连接时，与当数量等于上述发光元件LD的数量的发光元件LD仅并联连接时相比，可以改善电力效率。例如，在其中发光元件LD以串联/并联结构连接的像素中，虽然在一些串联级中发生短路缺陷等，但是可以通过另一串联级的发光元件LD来表达亮度(例如，预定亮度)。因此，可以减小将在像素PXL中出现暗点缺陷的可能性。然而，实施例不限于此，并且可以通过仅串联连接发光元件LD或者通过仅并联连接发光元件LD来构造发光单元EMU。
发光元件LD中的每个可以包括第一端部EP1(例如，p型端部)和第二端部EP2(例如，n型端部)，第一端部EP1经由至少一个电极(例如，第一连接电极ELT1)、像素电路PXC和/或第一电力线PL1连接到第一电源VDD，第二端部EP2经由至少另一电极(例如，第五连接电极ELT5)和第二电力线PL2连接到第二电源VSS。例如，发光元件LD可以在正向方向上连接在第一电源VDD与第二电源VSS之间。在正向方向上连接的发光元件LD可以形成发光单元EMU的有效光源。
在通过对应的像素电路PXC供应驱动电流的情况下，发光元件LD可以发射具有与驱动电流对应的亮度的光。例如，在每个帧周期期间，像素电路PXC可以将与要在对应帧中表达的灰度值对应的驱动电流供应到发光单元EMU。因此，当发光元件LD发射具有与驱动电流对应的亮度的光时，发光单元EMU可以表达与驱动电流对应的亮度。
图5和图6是示出了根据实施例的像素的示意性平面图。图7是沿着图5中所示的线A-A’截取的示意性剖视图。图8是沿着图5中所示的线B-B’截取的示意性剖视图。图9是沿着图6中所示的线C-C’截取的示意性剖视图。图10是沿着图6中所示的线D-D’截取的示意性剖视图。图11是图7中所示的区域E的示意性放大剖视图。
在示例中，图5和图6中所示的每个像素PXL可以是包括在图3中所示的像素单元PXU中的第一像素至第三像素PXL1、PXL2和PXL3中的任何一个，并且第一像素至第三像素PXL1、PXL2和PXL3可以具有彼此基本上相同或相似的结构。例如，虽然在图5和图6中公开了其中每个像素PXL包括如图4中所示的设置在四个串联级中的发光元件LD的实施例，但是在一些实施例中，每个像素PXL的串联级的数量可以不同地改变。
在下文中，在任意地指定第一发光元件至第四发光元件LD1、LD2、LD3和LD4中的至少一个的情况下，或者在包含地指定两种或更多种发光元件的情况下，对应的发光元件或对应的多个发光元件将被称为“发光元件LD”或“多个发光元件LD”。例如，在任意地指定包括第一电极至第三电极ALE1、ALE2和ALE3的电极之中的至少一个电极的情况下，或者在包含地指定两种或更多种电极的情况下，对应的电极或对应的多个电极将被称为“电极ALE”或“多个电极ALE”。在任意地指定包括第一连接电极至第五连接电极ELT1、ELT2、ELT3、ELT4和ELT5的连接电极之中的至少一个连接电极的情况下，或者在包含地指定两种或更多种连接电极的情况下，对应的连接电极或对应的多个连接电极将被称为“连接电极ELT”或“多个连接电极ELT”。
参照图5和图6，每个像素PXL可以包括发射区域EA和非发射区域NEA。发射区域EA可以是包括发光元件LD以发射光的区域。非发射区域NEA可以设置为围绕发射区域EA。非发射区域NEA可以是其中设置有围绕发射区域EA的第一堤BNK1的区域。第一堤BNK1可以设置在非发射区域NEA中以部分地围绕发射区域EA。
第一堤BNK1可以包括与发射区域EA叠置(例如，面对发射区域EA或覆盖发射区域EA)的开口。在将发光元件LD供应到每个像素PXL的工艺中，第一堤BNK1的开口可以提供其中可以设置有发光元件LD的空间。例如，期望种类和/或期望量的墨可以被供应到由第一堤BNK1的开口分隔或限定的空间。
第一堤BNK1可以包括诸如丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，实施例不限于此，并且第一堤BNK1可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
在一些实施例中，第一堤BNK1可以包括至少一种光阻挡材料和/或至少一种反射材料。因此，可以防止相邻的像素PXL之间的光泄漏。例如，第一堤BNK1可以包括黑色颜料，但是实施例不限于此。
每个像素PXL可以包括呈堤壁的形式的分隔壁WL、电极ALE、发光元件LD和/或连接电极ELT。
分隔壁WL可以设置在至少发射区域EA中。分隔壁WL可以至少部分地设置在非发射区域NEA中。分隔壁WL可以沿着第二方向(例如，Y轴方向)延伸，并且沿着第一方向(例如，X轴方向)彼此分隔开。
分隔壁WL中的每个可以在至少发射区域EA中与至少一个电极ALE部分地叠置(例如，部分地覆盖至少一个电极ALE)。例如，分隔壁WL可以设置在电极ALE的底部(例如，下表面)上。由于分隔壁WL设置在电极ALE中的每个的一个区域的底部(例如，下表面)上，因此电极ALE中的每个的一个区域可以在其中形成有分隔壁WL的区域中在上方向(即，第三方向(例如，Z轴方向))上突出。在分隔壁WL和/或电极ALE包括反射材料的情况下，反射壁结构可以形成在发光元件LD的外围处。因此，从发光元件LD发射的光可以在像素PXL的上方向(例如，显示面板PNL的前方向，包括诸如预定视角范围的视角范围)上发射，因此可以改善显示面板PNL的发光效率。
电极ALE可以设置在至少发射区域EA中。电极ALE可以沿着第二方向(例如，Y轴方向)延伸，并且沿着第一方向(例如，X轴方向)彼此分隔开。
第一电极至第三电极ALE1、ALE2和ALE3中的每个可以沿着第二方向(例如，Y轴方向)延伸，并且第一电极至第三电极ALE1、ALE2和ALE3可以沿着第一方向(例如，X轴方向)彼此分隔开以顺序地设置。电极ALE中的一些可以通过接触孔连接到像素电路(图4中所示的PXC)和/或电力线(例如，预定电力线)。例如，第一电极ALE1可以通过接触孔连接到像素电路PXC和/或第一电力线PL1，并且第三电极ALE3可以通过接触孔连接到第二电力线PL2。
在一些实施例中，电极ALE中的一些可以通过接触孔电连接到连接电极ELT中的一些。例如，第一电极ALE1可以通过接触孔电连接到第一连接电极ELT1，并且第二电极ALE2可以通过接触孔电连接到第五连接电极ELT5。
在使发光元件LD对准的工艺中，彼此相邻的一对电极ALE可以被供应有不同的信号。例如，在第一电极至第三电极ALE1、ALE2和ALE3沿着第一方向(例如，X轴方向)顺序地布置的情况下，第一电极ALE1和第二电极ALE2可以被供应有不同的对准信号，并且第二电极ALE2和第三电极ALE3可以被供应有不同的对准信号。
发光元件LD中的每个可以在发射区域EA中在一对电极ALE之间对准。此外，发光元件LD中的每个可以电连接在一对连接电极ELT之间。
第一发光元件LD1可以在第一电极ALE1与第二电极ALE2之间对准。第一发光元件LD1可以电连接在第一连接电极ELT1与第二连接电极ELT2之间。在示例中，第一发光元件LD1可以在第一电极ALE1和第二电极ALE2的第一区域(例如，上端区域)中对准。第一发光元件LD1的第一端部EP1可以电连接到第一连接电极ELT1，并且第一发光元件LD1的第二端部EP2可以电连接到第二连接电极ELT2。
第二发光元件LD2可以在第一电极ALE1与第二电极ALE2之间对准。第二发光元件LD2可以电连接在第二连接电极ELT2与第三连接电极ELT3之间。在示例中，第二发光元件LD2可以在第一电极ALE1和第二电极ALE2的第二区域(例如，下端区域)中对准。第二发光元件LD2的第一端部EP1可以电连接到第二连接电极ELT2，并且第二发光元件LD2的第二端部EP2可以电连接到第三连接电极ELT3。
第三发光元件LD3可以在第二电极ALE2与第三电极ALE3之间对准。第三发光元件LD3可以电连接在第三连接电极ELT3与第四连接电极ELT4之间。在示例中，第三发光元件LD3可以在第二电极ALE2和第三电极ALE3的第二区域(例如，下端区域)中对准。第三发光元件LD3的第一端部EP1可以电连接到第三连接电极ELT3，并且第三发光元件LD3的第二端部EP2可以电连接到第四连接电极ELT4。
第四发光元件LD4可以在第二电极ALE2与第三电极ALE3之间对准。第四发光元件LD4可以电连接在第四连接电极ELT4与第五连接电极ELT5之间。在示例中，第四发光元件LD4可以在第二电极ALE2和第三电极ALE3的第一区域(例如，上端区域)中对准。第四发光元件LD4的第一端部EP1可以电连接到第四连接电极ELT4，并且第四发光元件LD4的第二端部EP2可以电连接到第五连接电极ELT5。
在示例中，第一发光元件LD1可以位于发射区域EA的左上端区域中，并且第二发光元件LD2可以位于发射区域EA的左下端区域中。第三发光元件LD3可以位于发射区域EA的右下端区域处，并且第四发光元件LD4可以位于发射区域EA的右上端区域中。然而，发光元件LD的布置和/或连接结构可以根据发光单元EMU的结构和/或串联级的数量而不同地改变。
连接电极ELT中的每个可以设置在至少发射区域EA中，并且设置为与至少一个电极ALE和/或至少一个发光元件LD叠置(例如，面对至少一个电极ALE和/或至少一个发光元件LD，或者覆盖至少一个电极ALE和/或至少一个发光元件LD)。例如，连接电极ELT中的每个可以形成在电极ALE和/或发光元件LD上，以与电极ALE和/或发光元件LD叠置(例如，面对电极ALE和/或发光元件LD，或者覆盖电极ALE和/或发光元件LD)。因此，连接电极ELT中的每个可以电连接到发光元件LD。
第一连接电极ELT1可以设置在第一电极ALE1的第一区域(例如，上端区域)和第一发光元件LD1的第一端部EP1上，以电连接到第一发光元件LD1的第一端部EP1。
第二连接电极ELT2可以设置在第二电极ALE2的第一区域(例如，上端区域)和第一发光元件LD1的第二端部EP2上，以电连接到第一发光元件LD1的第二端部EP2。此外，第二连接电极ELT2可以设置在第一电极ALE1的第二区域(例如，下端区域)和第二发光元件LD2的第一端部EP1上，以电连接到第二发光元件LD2的第一端部EP1。例如，第二连接电极ELT2可以在发射区域EA中将第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1彼此电连接。例如，第二连接电极ELT2可以具有弯曲形状。例如，第二连接电极ELT2可以具有在其中布置有至少一个第一发光元件LD1的区域与其中布置有至少一个第二发光元件LD2的区域之间的边界处弯曲或弯折的结构。
第三连接电极ELT3可以设置在第二电极ALE2的第二区域(例如，下端区域)和第二发光元件LD2的第二端部EP2上，以电连接到第二发光元件LD2的第二端部EP2。此外，第三连接电极ELT3可以设置在第三电极ALE3的第二区域(例如，下端区域)和第三发光元件LD3的第一端部EP1上，以电连接到第三发光元件LD3的第一端部EP1。例如，第三连接电极ELT3可以在发射区域EA中将第二发光元件LD2的第二端部EP2和第三发光元件LD3的第一端部EP1彼此电连接。例如，第三连接电极ELT3可以具有弯曲的形状。例如，第三连接电极ELT3可以具有在其中布置有至少一个第二发光元件LD2的区域与其中布置有至少一个第三发光元件LD3的区域之间的边界处弯曲或弯折的结构。
第四连接电极ELT4可以设置在第二电极ALE2的第二区域(例如，下端区域)和第三发光元件LD3的第二端部EP2上，以电连接到第三发光元件LD3的第二端部EP2。此外，第四连接电极ELT4可以设置在第三电极ALE3的第一区域(例如，上端区域)和第四发光元件LD4的第一端部EP1上，以电连接到第四发光元件LD4的第一端部EP1。例如，第四连接电极ELT4可以在发射区域EA中将第三发光元件LD3的第二端部EP2和第四发光元件LD4的第一端部EP1彼此电连接。例如，第四连接电极ELT4可以具有弯曲的形状。例如，第四连接电极ELT4可以具有在其中布置有至少一个第三发光元件LD3的区域与其中布置有至少一个第四发光元件LD4的区域之间的边界处弯曲或弯折的结构。
第五连接电极ELT5可以设置在第二电极ALE2的第一区域(例如，上端区域)和第四发光元件LD4的第二端部EP2上，以电连接到第四发光元件LD4的第二端部EP2。
第一连接电极ELT1、第三连接电极ELT3和/或第五连接电极ELT5可以包括相同的导电层。例如，第二连接电极ELT2和第四连接电极ELT4可以包括相同的导电层。在实施例中，如图5中所示，第一连接电极至第五连接电极ELT1、ELT2、ELT3、ELT4和ELT5可以包括相同的导电层。第一连接电极至第五连接电极ELT1、ELT2、ELT3、ELT4和ELT5可以通过同一工艺同时地形成。如上所述，在同时地形成连接电极ELT的情况下，可以减少掩模的数量，并且可以简化制造工艺。
在另一示例中，如图6中所示，连接电极ELT可以包括导电层。第一连接电极ELT1、第三连接电极ELT3和/或第五连接电极ELT5可以包括导电层，并且第二连接电极ELT2和第四连接电极ELT4可以包括设置在第一连接电极ELT1、第三连接电极ELT3和/或第五连接电极ELT5上的另一导电层。
以上述方式，在电极ALE之间对准的发光元件LD可以以通过使用连接电极ELT的形式连接。例如，第一发光元件LD1、第二发光元件LD2、第三发光元件LD3和第四发光元件LD4可以通过使用连接电极ELT顺序地串联连接。
在下文中，将参照图7至图11详细描述像素PXL的剖面结构。图7和图9中示出了包括在像素电路(图4中所示的PXC)中的各种电路元件之中的第一晶体管M1。在第一晶体管至第三晶体管M1、M2和M3被指定而不彼此区分的情况下，第一晶体管至第三晶体管M1、M2和M3中的每个将被包含地称为“晶体管M”。例如，晶体管M的结构和/或针对每个层的晶体管M的位置不限于图7和图9中所示的实施例，并且可以在一些实施例中不同地改变。
根据实施例的每个像素PXL可以包括包含设置在基体层BSL上的晶体管M和连接到其的各种线的电路元件。包括在上述发光单元EMU中的元件可以设置在电路元件上方。
基体层BSL可以用于形成基底构件，并且可以是刚性或柔性基底或膜。在示例中，基体层BSL可以是由玻璃或钢化玻璃制成的刚性基底、由塑料或金属材料制成的柔性基底(例如，薄膜)或者至少一个绝缘层。基体层BSL的材料和/或性质不限于此。在实施例中，基体层BSL可以是基本上透明的。术语“基本上透明”可以意指光可以以一定透射率(例如，预定/可选择的透射率)或更大的透射率来透射。在另一示例中，基体层BSL可以是半透明的或不透明的。此外，在一些实施例中，基体层BSL可以包括反射材料。
下导电层BML和第一电力导电层PL2a可以设置在基体层BSL上。下导电层BML和第一电力导电层PL2a可以设置在同一层。例如，下导电层BML和第一电力导电层PL2a可以通过同一工艺同时地形成，但是实施例不限于此。第一电力导电层PL2a可以与参照图4等所描述的第二电力线PL2对应。
下导电层BML和第一电力导电层PL2a中的每个可以形成为由钼(Mo)、铜(Cu)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铟(In)、锡(Sn)以及它们的任何氧化物或合金制成的单个层或多层。
缓冲层BFL可以遍及下导电层BML和第一电力导电层PL2a设置。缓冲层BFL可以防止杂质扩散到每个电路元件中。缓冲层BFL可以形成为单个层，但是可以形成为包括至少两层的多层。在缓冲层BFL形成为多层的情况下，所述层可以由相同的材料形成或由不同的材料形成。
半导体图案SCP可以设置在缓冲层BFL上。在示例中，半导体图案SCP可以包括与第一晶体管电极TE1接触的第一区域、与第二晶体管电极TE2接触的第二区域以及位于第一区域与第二区域之间的沟道区。在一些实施例中，第一区域和第二区域中的一个可以是源区，并且第一区域和第二区域中的另一个可以是漏区。
在一些实施例中，半导体图案SCP可以由多晶硅、非晶硅、氧化物半导体等制成。例如，半导体图案SCP的沟道区是未掺杂的半导体图案，并且可以是本征半导体。半导体图案SCP的第一区域和第二区域中的每个可以是掺杂有杂质(例如，预定杂质)的半导体图案。
栅极绝缘层GI可以设置在缓冲层BFL和半导体图案SCP上。在示例中，栅极绝缘层GI可以设置在半导体图案SCP与栅电极GE之间。此外，栅极绝缘层GI可以设置在缓冲层BFL与第二电力导电层PL2b之间。栅极绝缘层GI可以形成为单个层或多层，并且包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
晶体管M的栅电极GE和第二电力导电层PL2b可以设置在栅极绝缘层GI上。例如，栅电极GE和第二电力导电层PL2b可以设置在同一层。例如，栅电极GE和第二电力导电层PL2b可以通过同一工艺同时地形成，但是实施例不限于此。栅电极GE可以设置在栅极绝缘层GI上，以在第三方向(例如，Z轴方向)上与半导体图案SCP叠置(例如，面对半导体图案SCP或覆盖半导体图案SCP)。第二电力导电层PL2b可以设置在栅极绝缘层GI上，以在第三方向(例如，Z轴方向)上与第一电力导电层PL2a叠置(例如，面对第一电力导电层PL2a或覆盖第一电力导电层PL2a)。第二电力导电层PL2b连同第一电力导电层PL2a可以与参照图4等所描述的第二电力线PL2对应。
栅电极GE和第二电力导电层PL2b中的每个可以形成为由钼(Mo)、铜(Cu)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铟(In)、锡(Sn)以及它们的任何氧化物或合金制成的单个层或多层。例如，栅电极GE和第二电力导电层PL2b中的每个可以形成为其中顺序地或重复地堆叠有钛(Ti)、铜(Cu)和/或氧化铟锡(ITO)的多层。
层间绝缘层ILD可以遍及栅电极GE和第二电力导电层PL2b设置。在示例中，层间绝缘层ILD可以设置在栅电极GE与第一晶体管电极TE1和第二晶体管电极TE2之间。此外，层间绝缘层ILD可以设置在第二电力导电层PL2b与第三电力导电层PL2c之间。
层间绝缘层ILD可以形成为单个层或多层，并且包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
晶体管M的第一晶体管电极TE1和第二晶体管电极TE2以及第三电力导电层PL2c可以设置在层间绝缘层ILD上。第一晶体管电极TE1和第二晶体管电极TE2以及第三电力导电层PL2c可以设置在同一层。例如，第一晶体管电极TE1和第二晶体管电极TE2以及第三电力导电层PL2c可以通过同一工艺同时地形成，但是实施例不限于此。
第一晶体管电极TE1和第二晶体管电极TE2可以设置为在第三方向(例如，Z轴方向)上与半导体图案SCP叠置(例如，面对半导体图案SCP或覆盖半导体图案SCP)。第一晶体管电极TE1和第二晶体管电极TE2可以电连接到半导体图案SCP。例如，第一晶体管电极TE1可以通过穿透层间绝缘层ILD的接触孔电连接到半导体图案SCP的第一区域。此外，第一晶体管电极TE1可以通过穿透层间绝缘层ILD和缓冲层BFL的接触孔电连接到下导电层BML。第二晶体管电极TE2可以通过穿透层间绝缘层ILD的接触孔电连接到半导体图案SCP的第二区域。在一些实施例中，第一晶体管电极TE1和第二晶体管电极TE2中的任何一个可以是源电极，并且第一晶体管电极TE1和第二晶体管电极TE2中的另一个可以是漏电极。
第三电力导电层PL2c可以设置为在第三方向(例如，Z轴方向)上与第一电力导电层PL2a和/或第二电力导电层PL2b叠置(例如，面对第一电力导电层PL2a和/或第二电力导电层PL2b，或者覆盖第一电力导电层PL2a和/或第二电力导电层PL2b)。第三电力导电层PL2c可以电连接到第一电力导电层PL2a和/或第二电力导电层PL2b。例如，第三电力导电层PL2c可以通过穿透层间绝缘层ILD和缓冲层BFL的接触孔电连接到第一电力导电层PL2a。此外，第三电力导电层PL2c可以通过穿透层间绝缘层ILD的接触孔电连接到第二电力导电层PL2b。第三电力导电层PL2c连同第一电力导电层PL2a和/或第二电力导电层PL2b可以与参照图4等所描述的第二电力线PL2对应。
第一晶体管电极TE1和第二晶体管电极TE2以及第三电力导电层PL2c可以形成为由钼(Mo)、铜(Cu)、铝(Al)、铬(Cr)、金(Au)、钛(Ti)、镍(Ni)、钕(Nd)、铟(In)、锡(Sn)以及它们的任何氧化物或合金制成的单个层或多层。
保护层PSV可以遍及第一晶体管电极TE1和第二晶体管电极TE2以及第三电力导电层PL2c设置。保护层PSV可以形成为单个层或多层，并且包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
过孔层VIA可以设置在保护层PSV上。过孔层VIA可以由有机材料制成，以使较低的台阶差平坦化。例如，过孔层VIA可以包括诸如丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，实施例不限于此，并且过孔层VIA可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
呈堤壁的形式的分隔壁WL可以设置在过孔层VIA上。分隔壁WL可以用于形成台阶差(例如，高度差或厚度差)，使得发光元件LD可以容易地在发射区域EA中对准。
在一些实施例中，分隔壁WL可以具有各种形状。在实施例中，分隔壁WL可以具有在基体层BSL上沿第三方向(例如，Z轴方向)突出的形状。此外，分隔壁WL可以具有相对于基体层BSL以一定角度(例如，预定角度)倾斜的倾斜表面。然而，实施例不限于此，并且分隔壁WL可以具有具备弯曲形状、台阶形状等的侧壁。在示例中，分隔壁WL可以具有具备半圆形形状、半椭圆形形状等的剖面。
分隔壁WL(例如，堤壁)可以包括至少一种有机材料和/或至少一种无机材料。在示例中，分隔壁WL可以包括诸如丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，实施例不限于此，并且分隔壁WL可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
电极ALE可以设置在过孔层VIA和分隔壁WL上。电极ALE可以至少部分地覆盖分隔壁WL的侧表面和/或顶表面。设置在分隔壁WL的顶部上的电极ALE可以具有与分隔壁WL对应的形状。在示例中，设置在分隔壁WL上的电极ALE可以包括具有与分隔壁WL的形状对应的形状的倾斜表面或弯曲表面。分隔壁WL和电极ALE可以用作反射构件，并且反射从发光元件LD发射的光并且在像素PXL的正向方向(例如，第三方向或Z轴方向)上引导反射光。因此，改善了显示面板PNL的发光效率。
电极ALE可以设置为彼此分隔开。电极ALE可以设置在同一层。例如，电极ALE可以通过同一工艺同时地形成，但是实施例不限于此。
在使发光元件LD对准的工艺中，电极ALE可以被供应有对准信号。因此，可以在电极ALE之间形成电场，使得设置在每个像素PXL中的发光元件LD可以在电极ALE之间对准。
电极ALE可以包括至少一种导电材料。在示例中，电极ALE可以包括包含银(Ag)、镁(Mg)、铝(Al)、铂(Pt)、钯(Pd)、金(Au)、镍(Ni)、钕(Nd)、铱(Ir)、铬(Cr)、钛(Ti)、钼(Mo)、铜(Cu)等各种金属材料之中的至少一种金属或包括该金属的任何合金、至少一种导电氧化物(诸如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化铟锡锌(ITZO)、氧化锌(ZnO)、铝掺杂的氧化锌(AZO)、镓掺杂的氧化锌(GZO)、氧化锌锡(ZTO)、氧化镓锡(GTO)和氟掺杂的氧化锡(FTO))以及导电聚合物(诸如聚(3,4-乙撑二氧噻吩)(PEDOT)、聚苯乙烯磺酸盐)之中的至少一种导电材料，但是实施例不限于此。
第一电极ALE1可以通过穿透过孔层VIA和保护层PSV的接触孔电连接到晶体管M的第一晶体管电极TE1。第二电极ALE2可以通过穿透过孔层VIA和保护层PSV的接触孔电连接到第三电力导电层PL2c。
第一绝缘层INS1可以遍及电极ALE设置。第一绝缘层INS1可以形成为单个层或多层，并且包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
第一堤BNK1可以设置在第一绝缘层INS1上。第一堤BNK1可以包括与发射区域EA叠置(例如，面对发射区域EA或覆盖发射区域EA)的开口。在将发光元件LD供应到每个像素PXL的工艺中，第一堤BNK1的开口可以提供其中可以形成有发光元件LD的空间。例如，期望种类和/或期望量的发光元件墨可以被供应到由第一堤BNK1的开口分隔或限定的空间。
第一堤BNK1可以包括诸如丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，实施例不限于此，并且第一堤BNK1可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
发光元件LD可以设置在电极ALE之间。发光元件LD可以设置在第一堤BNK1的开口中以设置在分隔壁WL之间。
发光元件LD可以具有其中发光元件LD分散在发光元件墨中的形式，以通过喷墨印刷工艺等被供应到像素PXL中的每个。在示例中，发光元件LD可以分散在挥发性溶剂中以被提供(或设置)到每个像素PXL。在对准信号被供应到电极ALE的情况下，发光元件LD可以在电极ALE之间对准，同时在电极ALE之间形成电场。在对准发光元件LD之后，可以通过其它工艺使溶剂挥发或去除，使得发光元件LD可以稳定地或规则地布置在电极ALE之间。
第二绝缘层INS2可以设置在发光元件LD上。例如，第二绝缘层INS2可以与发光元件LD叠置或覆盖发光元件LD(例如，与发光元件LD部分地叠置或部分地覆盖发光元件LD)，并且暴露发光元件LD的第一端部EP1和第二端部EP2。在完成发光元件LD的对准之后在发光元件LD上形成第二绝缘层INS2的情况下，可以防止发光元件LD与发光元件LD在其处对准的位置分离。
第二绝缘层INS2可以包括诸如丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，实施例不限于此，并且第二绝缘层INS2可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
连接电极ELT可以设置在发光元件LD的由第二绝缘层INS2暴露的第一端部EP1和第二端部EP2上。
第一连接电极ELT1可以设置(例如，直接设置)在第一发光元件LD1的第一端部EP1上，以与第一发光元件LD1的第一端部EP1接触。
例如，第二连接电极ELT2可以设置(例如，直接设置)在第一发光元件LD1的第二端部EP2上，以与第一发光元件LD1的第二端部EP2接触。此外，第二连接电极ELT2可以设置(例如，直接设置)在第二发光元件LD2的第一端部EP1上，以与第二发光元件LD2的第一端部EP1接触。例如，第二连接电极ELT2可以将第一发光元件LD1的第二端部EP2和第二发光元件LD2的第一端部EP1彼此电连接。
类似地，第三连接电极ELT3可以设置(例如，直接设置)在第二发光元件LD2的第二端部EP2上，以与第二发光元件LD2的第二端部EP2接触。此外，第三连接电极ELT3可以设置(例如，直接设置)在第三发光元件LD3的第一端部EP1上，以与第三发光元件LD3的第一端部EP1接触。例如，第三连接电极ELT3可以将第二发光元件LD2的第二端部EP2和第三发光元件LD3的第一端部EP1彼此电连接。
类似地，第四连接电极ELT4可以设置(例如，直接设置)在第三发光元件LD3的第二端部EP2上，以与第三发光元件LD3的第二端部EP2接触。此外，第四连接电极ELT4可以设置(例如，直接设置)在第四发光元件LD4的第一端部EP1上，以与第四发光元件LD4的第一端部EP1接触。例如，第四连接电极ELT4可以将第三发光元件LD3的第二端部EP2和第四发光元件LD4的第一端部EP1彼此电连接。
类似地，第五连接电极ELT5可以设置(例如，直接设置)在第四发光元件LD4的第二端部EP2上，以与第四发光元件LD4的第二端部EP2接触。
第一连接电极ELT1可以通过穿透第一绝缘层INS1的接触孔电连接到第一电极ALE1。第五连接电极ELT5可以通过穿透第一绝缘层INS1的接触孔电连接到第二电极ALE2。
在实施例中，连接电极ELT可以由相同的导电层形成。例如，如图7和图8中所示，第一连接电极至第五连接电极ELT1、ELT2、ELT3、ELT4和ELT5可以设置在同一层(例如，发光元件或绝缘层)。在示例中，第一连接电极至第五连接电极ELT1、ELT2、ELT3、ELT4和ELT5可以通过同一工艺同时地形成。如上所述，在同时地形成连接电极ELT的情况下，可以减少掩模的数量，并且可以简化制造工艺。
在另一示例中，连接电极ELT可以包括导电层。例如，如图9和图10中所示，第一连接电极ELT1、第三连接电极ELT3和第五连接电极ELT5可以设置在同一层(例如，发光元件或绝缘层)。例如，第二连接电极ELT2和第四连接电极ELT4可以设置在同一层。第一连接电极ELT1、第三连接电极ELT3和第五连接电极ELT5可以设置在第二绝缘层INS2上。第三绝缘层INS3可以遍及第一连接电极ELT1、第三连接电极ELT3和第五连接电极ELT5设置。第二连接电极ELT2和第四连接电极ELT4可以设置在第三绝缘层INS3上。
如上所述，在第三绝缘层INS3设置在形成为不同的导电层的连接电极ELT之间的情况下，连接电极ELT可以通过第三绝缘层INS3彼此稳定地分离，因此可以实现发光元件LD的第一端部EP1和第二端部EP2之间的电稳定性(例如，电绝缘)。例如，可以防止发光元件LD的第一端部EP1和第二端部EP2之间的短路。
第三绝缘层INS3可以形成为单个层或多层，并且包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
连接电极ELT可以由各种透明导电材料制成。因此，从发光元件LD的第一端部EP1和第二端部EP2发射的光可以通过穿过透明的连接电极ELT而发射到显示面板PNL的外部。
如图11中所示，连接电极ELT中的每个可以包括第一导电层CL1和第二导电层CL2。如上所述，在连接电极ELT中的每个形成为多层的情况下，改善了台阶覆盖，从而可以防止连接电极ELT在发光元件LD的第一端部EP1和第二端部EP2处断开。
第二导电层CL2可以设置在第一导电层CL1上。第一导电层CL1可以设置在发光元件LD与第二导电层CL2之间。第一导电层CL1可以设置(例如，直接设置)在发光元件LD的第一端部EP1和第二端部EP2上，以与发光元件LD的第一端部EP1和第二端部EP2接触。
第一导电层CL1和第二导电层CL2可以具有不同的逸出功。在示例中，第一导电层CL1的逸出功可以低于第二导电层CL2的逸出功。例如，第一导电层CL1可以包括氧化铟镓锡(IGTO)和氧化铟锡镓锌(ITGZO)中的至少一个。第二导电层CL2可以包括氧化铟锡(ITO)。然而，第一导电层CL1和第二导电层CL2的材料不限于此，并且可以在其中第一导电层CL1具有相对低的逸出功的范围内不同地改变。
第一导电层CL1和第二导电层CL2可以具有不同的厚度。例如，第一导电层CL1的厚度W1可以小于第二导电层CL2的厚度W2。在示例中，第一导电层CL1可以比第二导电层CL2薄。如上所述，具有低逸出功的第一导电层CL1薄薄地形成在发光元件LD与第二导电层CL2之间，使得可以通过减小接触电阻来改善透射率。为了改善透射率，第一导电层CL1可以具有约至约/>的厚度，并且第二导电层CL2可以具有约/>至约/>的厚度。然而，实施例不限于此。例如，第一导电层CL1的厚度W1和第二导电层CL2的厚度W2的总和可以具有约/>至约/>的范围，但实施例不限于此。
在一些实施例中，第二导电层CL2可以掺杂有金属氧化物，以在保持高透射率的情况下降低表面电阻。在示例中，金属氧化物可以包括氧化镓(Ga2O3)、氧化锰(MnO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钕(Nd2O3)、氧化钙(CaO)和氧化铌(Nb2O5)中的至少一个，但是实施例不限于此。
图12是示出了根据实施例的第一像素至第三像素的示意性剖视图。图13是示出了根据实施例的像素的示意性剖视图。
图12示出了第二堤BNK2、颜色转换层CCL、光学层OPL和/或滤色器层CFL。在图12中，为了便于描述，将省略除了图7至图10中所示的基体层BSL之外的组件。图13详细示出了像素PXL相对于第二堤BNK2、颜色转换层CCL、光学层OPL和/或滤色器层CFL的堆叠结构。
参照图12和图13，第二堤BNK2可以设置在第一像素至第三像素PXL1、PXL2和PXL3之间，或者设置在第一像素至第三像素PXL1、PXL2和PXL3的边界处，并且包括与第一像素至第三像素PXL1、PXL2和PXL3中的每个叠置(例如，面对第一像素至第三像素PXL1、PXL2和PXL3中的每个，或者覆盖第一像素至第三像素PXL1、PXL2和PXL3中的每个)的开口。第二堤BNK2的开口可以提供其中可以设置有颜色转换层CCL的空间。例如，期望种类和/或期望量的颜色转换层CCL可以被供应到由第二堤BNK2的开口分隔或限定的空间。
第二堤BNK2可以包括诸如丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，实施例不限于此，并且第二堤BNK2可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
在一些实施例中，第二堤BNK2可以包括至少一种光阻挡材料和/或至少一种反射材料。因此，可以防止相邻的像素PXL之间的光泄漏。例如，第二堤BNK2可以包括黑色颜料，但是实施例不限于此。
颜色转换层CCL可以在第二堤BNK2的开口中设置在发光元件LD上方。颜色转换层CCL可以包括设置在第一像素PXL1中的第一颜色转换层CCL1、设置在第二像素PXL2中的第二颜色转换层CCL2和设置在第三像素PXL3中的光散射层LSL。
在实施例中，第一像素至第三像素PXL1、PXL2和PXL3可以包括发射相同颜色的光的发光元件LD。例如，第一像素至第三像素PXL1、PXL2和PXL3可以包括发射第三颜色(例如，蓝色)的光的发光元件LD。包括颜色转换颗粒的颜色转换层CCL可以设置在第一像素至第三像素PXL1、PXL2和PXL3中的每个上，使得可以显示全色图像。
第一颜色转换层CCL1可以包括用于将从发光元件LD发射的第三颜色的光转换为第一颜色的光的第一颜色转换颗粒。例如，第一颜色转换层CCL1可以包括分散在诸如基体树脂的基质材料(例如，预定基质材料)中的第一量子点QD1。
在实施例中，在发光元件LD是发射蓝色的光的蓝色发光元件并且第一像素PXL1是红色像素的情况下，第一颜色转换层CCL1可以包括用于将从蓝色发光元件发射的蓝色的光转换为红色的光的第一量子点QD1。第一量子点QD1可以吸收蓝光并且通过根据能量跃迁使蓝光的波长移位来发射红光。在第一像素PXL1是其它颜色的像素的情况下，第一颜色转换层CCL1可以包括与第一像素PXL1的颜色对应的第一量子点QD1。
第二颜色转换层CCL2可以包括用于将从发光元件LD发射的第三颜色的光转换为第二颜色的光的第二颜色转换颗粒。例如，第二颜色转换层CCL2可以包括分散在诸如基体树脂的基质材料中的第二量子点QD2。
在实施例中，在发光元件LD可以是发射蓝色的光的蓝色发光元件并且第二像素PXL2是绿色像素的情况下，第二颜色转换层CCL2可以包括用于将从蓝色发光元件发射的蓝色的光转换为绿色的光的第二量子点QD2。第二量子点QD2可以吸收蓝光并且通过根据能量跃迁使蓝光的波长移位来发射绿光。在第二像素PXL2是其它颜色的像素的情况下，第二颜色转换层CCL2可以包括与第二像素PXL2的颜色对应的第二量子点QD2。
在实施例中，在可见光带中具有相对短波长的蓝色的光可以入射到第一量子点QD1和第二量子点QD2中，使得第一量子点QD1和第二量子点QD2的吸收系数可以增大。因此，可以改善最终从第一像素PXL1和第二像素PXL2发射的光的效率，并且可以实现优异的颜色再现。例如，第一像素至第三像素PXL1、PXL2和PXL3中的每个的发光单元EMU可以通过使用相同颜色的发光元件(例如，蓝色发光元件)来形成，使得可以改善显示装置的制造效率。
可以形成光散射层LSL以有效地使用从发光元件LD发射的第三颜色(例如，蓝色)的光。在示例中，在发光元件LD是发射蓝色的光的蓝色发光元件并且第三像素PXL3是蓝色像素的情况下，光散射层LSL可以包括至少一种光散射颗粒SCT，以有效地使用从发光元件LD发射的光。在示例中，光散射层LSL的光散射颗粒SCT可以包括硫酸钡(BaSO4)、碳酸钙(CaCO3)、氧化钛(TiO2)、氧化硅(SiO2)、氧化铝(Al2O3)、氧化锆(ZrO2)和氧化锌(ZnO)中的至少一个。例如，光散射颗粒SCT可以不仅设置在第三像素PXL3中，并且可以选择性地包括在第一颜色转换层CCL1或第二颜色转换层CCL2中。在一些实施例中，可以省略光散射颗粒SCT，使得形成由透明聚合物形成的光散射层LSL。
第一覆盖层CPL1可以设置在颜色转换层CCL上。第一覆盖层CPL1可以形成在整个第一像素至第三像素PXL1、PXL2和PXL3中。第一覆盖层CPL1可以覆盖颜色转换层CCL。第一覆盖层CPL1可以防止颜色转换层CCL由于诸如湿气或空气的杂质从外部渗透而被损坏或污染。
第一覆盖层CPL1可以是无机层，并且可以包括氮化硅(SiNx)、氮化铝(AlNx)、氮化钛(TiNx)、氧化硅(SiOx)、氧化铝(AlOx)、氧化钛(TiOx)、碳氧化硅(SiOxCy)、氮氧化硅(SiOxNy)等。
光学层OPL可以设置在第一覆盖层CPL1上。光学层OPL可以用于通过经由全反射使从颜色转换层CCL发射的光再循环来改善光提取效率。例如，光学层OPL可以具有比颜色转换层CCL的折射率相对低的折射率。例如，颜色转换层CCL的折射率可以是约1.6至约2.0，并且光学层OPL的折射率可以是约1.1至约1.3。
第二覆盖层CPL2可以设置在光学层OPL上。第二覆盖层CPL2可以形成在整个第一像素至第三像素PXL1、PXL2和PXL3中。第二覆盖层CPL2可以覆盖光学层OPL。第二覆盖层CPL2可以防止光学层OPL由于诸如湿气或空气的杂质从外部渗透而被损坏或污染。
第二覆盖层CPL2可以是无机层，并且可以包括氮化硅(SiNx)、氮化铝(AlNx)、氮化钛(TiNx)、氧化硅(SiOx)、氧化铝(AlOx)、氧化钛(TiOx)、碳氧化硅(SiOxCy)、氮氧化硅(SiOxNy)等。
平坦化层PLL可以设置在第二覆盖层CPL2上。平坦化层PLL可以形成在整个第一像素至第三像素PXL1、PXL2和PXL3中。
平坦化层PLL可以包括诸如丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，实施例不限于此，并且平坦化层PLL可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
滤色器层CFL可以设置在平坦化层PLL上。滤色器层CFL可以包括与每个像素PXL的颜色一致的滤色器CF1、CF2和CF3。设置与第一像素至第三像素PXL1、PXL2和PXL3中的每个的颜色一致的滤色器CF1、CF2和CF3，使得可以显示全色图像。
滤色器层CFL可以包括设置在第一像素PXL1中以选择性地透射从第一像素PXL1通过其发射的光的第一滤色器CF1、设置在第二像素PXL2中以选择性地透射从第二像素PXL2通过其发射的光的第二滤色器CF2以及设置在第三像素PXL3中以选择性地透射从第三像素PXL3通过其发射的光的第三滤色器CF3。
在实施例中，第一滤色器CF1、第二滤色器CF2和第三滤色器CF3可以分别是红色滤色器、绿色滤色器和蓝色滤色器，但是实施例不限于此。在下文中，在指定第一滤色器CF1、第二滤色器CF2和第三滤色器CF3之中的任意的滤色器的情况下，或者在包含地指定两种或更多种滤色器的情况下，对应的滤色器或对应的多个滤色器被称为“滤色器CF”或“多个滤色器CF”。
第一滤色器CF1可以在第三方向(例如，Z轴方向)上与第一像素PXL1的第一颜色转换层CCL1叠置(例如，面对第一像素PXL1的第一颜色转换层CCL1或者覆盖第一像素PXL1的第一颜色转换层CCL1)。第一滤色器CF1可以包括用于通过其选择性地透射第一颜色(例如，红色)的光的滤色器材料。例如，在第一像素PXL1是红色像素的情况下，第一滤色器CF1可以包括红色滤色器材料。
第二滤色器CF2可以在第三方向(例如，Z轴方向)上与第二像素PXL2的第二颜色转换层CCL2叠置(例如，面对第二像素PXL2的第二颜色转换层CCL2或覆盖第二像素PXL2的第二颜色转换层CCL2)。第二滤色器CF2可以包括用于选择性地透射通过其的第二颜色(例如，绿色)的光的滤色器材料。例如，在第二像素PXL2是绿色像素的情况下，第二滤色器CF2可以包括绿色滤色器材料。
第三滤色器CF3可以在第三方向(例如，Z轴方向)上与第三像素PXL3的光散射层LSL叠置(例如，面对第三像素PXL3的光散射层LSL或覆盖第三像素PXL3的光散射层LSL)。第三滤色器CF3可以包括用于选择性地透射通过其的第三颜色(例如，蓝色)的光的滤色器材料。例如，在第三像素PXL3是蓝色像素的情况下，第三滤色器CF3可以包括蓝色滤色器材料。
在一些实施例中，光阻挡层BM可以进一步设置在第一滤色器至第三滤色器CF1、CF2和CF3之间。如上所述，在光阻挡层BM形成在第一滤色器至第三滤色器CF1、CF2和CF3之间的情况下，可以防止在显示装置的正面或侧面处观察到的混色缺陷。光阻挡层BM的材料不限于此，并且光阻挡层BM可以由各种光阻挡材料形成。在示例中，可以通过堆叠第一滤色器至第三滤色器CF1、CF2和CF3来实现光阻挡层BM。
外涂层OC可以设置在滤色器层CFL上。外涂层OC可以形成在整个第一像素至第三像素PXL1、PXL2和PXL3上。外涂层OC可以覆盖包括滤色器层CFL的下构件。外涂层OC可以防止湿气或空气渗透到上述下构件中。此外，外涂层OC可以保护上述下构件免受诸如灰尘的异物的影响。
外涂层OC可以包括诸如丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，实施例不限于此，并且外涂层OC可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
根据上述实施例，连接电极ELT中的每个可以包括第一导电层CL1和第二导电层CL2，使得可以改善台阶覆盖(或电连接)，从而可以防止连接电极ELT在发光元件LD的第一端部EP1和第二端部EP2处断开。例如，具有低逸出功的第一导电层CL1可以薄薄地形成在发光元件LD与第二导电层CL2之间，使得可以在减小接触电阻的情况下改善透射率。
接下来，将描述根据上述实施例的制造显示装置的方法。
图14至图19是示出了根据实施例的制造显示装置的方法的示意性剖视图。图14至图19是示出了图7和图8中所示的制造显示装置的方法的示意性剖视图。在图14至图19中，与图7和图8中所示的组件基本上相同的组件由同样的附图标记表示，并且将省略详细的附图标记。
参照图14，在其上形成有包括晶体管M和连接到其的各种线的电路元件的基体层BSL上形成分隔壁WL、电极ALE、第一绝缘层INS1和/或第一堤BNK1。
参照图15，在电极ALE之间设置发光元件LD。可以在第一绝缘层INS1上在分隔壁WL之间(例如，在X轴方向或Y轴方向上)设置发光元件LD，以将其布置在电极ALE之间。
可以以其中发光元件LD分散在发光元件墨中的形式提供发光元件LD，以通过喷墨印刷工艺等供应。在示例中，发光元件LD可以分散在要提供的挥发性溶剂中。在将对准信号供应到电极ALE的情况下，在电极ALE之间形成电场的情况下，可以在电极ALE之间使发光元件LD对准。在使发光元件LD对准之后，可以通过其它工艺挥发或去除溶剂，使得可以在电极ALE之间稳定地布置发光元件LD。
参照图16，可以在发光元件LD上形成第二绝缘层INS2。可以在发光元件LD的顶部上部分地形成第二绝缘层INS2，并且暴露发光元件LD的第一端部EP1和第二端部EP2。在使发光元件LD完全地对准之后在发光元件LD上形成第二绝缘层INS2的情况下，可以防止发光元件LD与发光元件LD在其处对准的位置分离。
第二绝缘层INS2可以包括诸如丙烯酸类树脂、环氧树脂、酚醛树脂、聚酰胺树脂、聚酰亚胺树脂、不饱和聚酯树脂、聚苯醚树脂、聚苯硫醚树脂或苯并环丁烯(BCB)的有机材料。然而，实施例不限于此，并且第二绝缘层INS2可以包括包含氧化硅(SiOx)、氮化硅(SiNx)、氮氧化硅(SiOxNy)、氮化铝(AlNx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化铪(HfOx)和氧化钛(TiOx)的各种无机绝缘材料。
参照图17，可以形成第一导电层CL1。可以在基体层BSL的整个表面上形成第一导电层CL1，但是实施例不限于此。可以在由第二绝缘层INS2暴露的发光元件LD上形成第一导电层CL1。在示例中，可以在发光元件LD的被第二绝缘层INS2暴露的第一端部EP1和第二端部EP2上形成第一导电层CL1，以与发光元件LD的第一端部EP1和第二端部EP2接触。
参照图18，可以形成第二导电层CL2。可以在基体层BSL的整个表面上形成第二导电层CL2，但是实施例不限于此。可以在第一导电层CL1上形成第二导电层CL2，以与第一导电层CL1接触。
第一导电层CL1和第二导电层CL2可以具有不同的逸出功。在示例中，第一导电层CL1的逸出功可以低于第二导电层CL2的逸出功。例如，第一导电层CL1可以包括氧化铟镓锡(IGTO)和氧化铟锡镓锌(ITGZO)中的至少一个。第二导电层CL2可以包括氧化铟锡(ITO)。然而，第一导电层CL1的材料和第二导电层CL2的材料不限于此，并且可以在其中第一导电层CL1具有相对低的逸出功的范围内进行各种改变。
第一导电层CL1和第二导电层CL2可以具有不同的厚度。在示例中，第一导电层CL1可以比第二导电层CL2薄。如上所述，可以在发光元件LD与第二导电层CL2之间薄薄地形成具有低逸出功的第一导电层CL1，使得可以在减小接触电阻的情况下改善透射率。为了改善透射率，第一导电层CL1的厚度W1可以具有约至约/>的范围，并且第二导电层CL2的厚度W2可以具有约/>至约/>的范围。然而，实施例不限于此。
在一些实施例中，可以进一步包括用金属氧化物掺杂第二导电层CL2的工艺，以在保持高透射率的情况下降低表面电阻。在示例中，金属氧化物可以包括氧化镓(Ga2O3)、氧化锰(MnO2)、氧化钽(Ta2O5)、氧化锆(ZrO2)、氧化钕(Nd2O3)、氧化钙(CaO)和氧化铌(Nb2O5)中的至少一个，但是实施例不限于此。
参照图19，通过蚀刻第一导电层CL1和第二导电层CL2来形成连接电极ELT。在示例中，第一导电层CL1和第二导电层CL2可以彼此分离(或彼此分隔开)。例如，第一导电层CL1和第二导电层CL2可以分离(或划分)为发光元件LD的第一端部EP1上的第一连接电极ELT1和发光元件LD的第二端部上的第二连接电极ELT2。
根据公开，连接电极中的每个形成有第一导电层和第二导电层，使得可以改善台阶覆盖(或电连接)，从而可以防止连接电极在发光元件的端部上断开。例如，具有低逸出功的第一导电层可以薄薄地形成在发光元件与第二导电层之间，使得可以在减小接触电阻的情况下改善透射率。
在此已经公开了实施例，并且虽然采用了特定术语，但是它们被使用并且仅在一般性和描述性意义上解释，而不是为了限制的目的。在一些情况下，如本领域普通技术人员在提交申请时将明显的，除非另有具体说明，否则结合实施例所描述的特征、特性和/或元件可以单独使用或者与结合其它实施例所描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解的是，在不脱离如权利要求中所阐述的公开的精神和范围的情况下，可以进行形式和细节上的各种改变。

Claims (20)

1.一种显示装置，所述显示装置包括：
电极，彼此分隔开；
发光元件，设置在所述电极之间；以及
连接电极，设置在所述发光元件上，其中，
所述连接电极中的每个包括：第一导电层；以及第二导电层，设置在所述第一导电层上，并且
所述第一导电层的逸出功低于所述第二导电层的逸出功。
2.根据权利要求1所述的显示装置，其中，所述第一导电层设置在所述发光元件与所述第二导电层之间。
3.根据权利要求1所述的显示装置，其中，所述第一导电层与所述发光元件接触。
4.根据权利要求1所述的显示装置，其中，所述连接电极包括：
第一连接电极，设置在所述发光元件的第一端部上；以及
第二连接电极，设置在所述发光元件的第二端部上。
5.根据权利要求4所述的显示装置，其中，所述第一连接电极和所述第二连接电极设置在同一层。
6.根据权利要求4所述的显示装置，所述显示装置还包括：
绝缘层，设置在所述第一连接电极与所述第二连接电极之间。
7.根据权利要求1所述的显示装置，其中，所述第一导电层的厚度小于所述第二导电层的厚度。
8.根据权利要求1所述的显示装置，其中，所述第一导电层的厚度在至/>的范围内。
9.根据权利要求1所述的显示装置，其中，所述第二导电层的厚度在至/>的范围内。
10.根据权利要求1所述的显示装置，其中，所述第一导电层包括氧化铟镓锡和氧化铟锡镓锌中的至少一个。
11.根据权利要求1所述的显示装置，其中，所述第二导电层包括氧化铟锡。
12.根据权利要求11所述的显示装置，其中，所述第二导电层掺杂有金属氧化物。
13.一种制造显示装置的方法，所述方法包括以下步骤：
在彼此分隔开的电极之间设置发光元件；
在所述发光元件上形成第一导电层；
在所述第一导电层上形成第二导电层；以及
通过蚀刻所述第一导电层和所述第二导电层来形成连接电极，其中，
所述第一导电层的逸出功低于所述第二导电层的逸出功。
14.根据权利要求13所述的方法，其中，所述第一导电层的厚度小于所述第二导电层的厚度。
15.根据权利要求13所述的方法，其中，所述第一导电层由氧化铟镓锡和氧化铟锡镓锌中的至少一个形成。
16.根据权利要求13所述的方法，其中，所述第二导电层由氧化铟锡形成。
17.根据权利要求13所述的方法，所述方法还包括以下步骤：
在所述发光元件上形成绝缘层，其中，
所述绝缘层暴露所述发光元件的端部。
18.根据权利要求17所述的方法，其中，在所述发光元件的所述端部上形成所述第一导电层。
19.根据权利要求13所述的方法，其中，所述连接电极包括：
第一连接电极，形成在所述发光元件的第一端部上；以及
第二连接电极，形成在所述发光元件的第二端部上。
20.根据权利要求13所述的方法，所述方法还包括以下步骤：
用金属氧化物掺杂所述第二导电层。
CN202310125260.0A 2022-02-07 2023-02-07 显示装置及其制造方法 Pending CN116568083A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020220015649A KR20230120175A (ko) 2022-02-07 2022-02-07 표시 장치 및 그 제조 방법
KR10-2022-0015649 2022-02-07

Publications (1)

Publication Number Publication Date
CN116568083A true CN116568083A (zh) 2023-08-08

Family

ID=85173964

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310125260.0A Pending CN116568083A (zh) 2022-02-07 2023-02-07 显示装置及其制造方法

Country Status (4)

Country Link
US (1) US20230253530A1 (zh)
EP (1) EP4224525A1 (zh)
KR (1) KR20230120175A (zh)
CN (1) CN116568083A (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100647279B1 (ko) * 2003-11-14 2006-11-17 삼성전자주식회사 질화물계 발광소자 및 그 제조방법
KR102610028B1 (ko) * 2016-04-12 2023-12-06 삼성디스플레이 주식회사 디스플레이 장치
KR20210115116A (ko) * 2020-03-11 2021-09-27 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20210132259A (ko) * 2020-04-24 2021-11-04 삼성디스플레이 주식회사 화소, 이를 구비한 표시 장치, 및 그의 제조 방법
KR20210154295A (ko) * 2020-06-11 2021-12-21 삼성디스플레이 주식회사 발광 소자 잉크, 표시 장치 및 그 제조 방법

Also Published As

Publication number Publication date
EP4224525A1 (en) 2023-08-09
US20230253530A1 (en) 2023-08-10
KR20230120175A (ko) 2023-08-17

Similar Documents

Publication Publication Date Title
CN116525638A (zh) 显示设备
CN116964744A (zh) 显示装置
EP4224525A1 (en) Display device and method of manufacturing the same
CN220441192U (zh) 显示装置
CN221352786U (zh) 显示装置
US20230223497A1 (en) Display device
US20230178691A1 (en) Display device and method of manufacturing the display device
CN218632042U (zh) 显示装置
US11774796B1 (en) Display device and method of manufacturing the same
US20230187427A1 (en) Display device and method of manufacturing the same
EP4333057A1 (en) Display device and method of fabricating the same
EP4156264A1 (en) Display device
US11961844B2 (en) Pixel and display device including the same
CN117253952A (zh) 显示设备
US20240213411A1 (en) Display device
US20230420616A1 (en) Display device and method of repairing the same
US20240297285A1 (en) Display device and method of manufacturing the same
US20230395744A1 (en) Light emitting element and display device
CN117276249A (zh) 显示设备
CN116705822A (zh) 显示设备及制造显示设备的方法
CN116581138A (zh) 显示装置及其制造方法
CN116137790A (zh) 显示装置
CN116759427A (zh) 显示装置及用于制造显示装置的方法
CN116895678A (zh) 显示设备
CN116581140A (zh) 显示装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication