CN116325098A - 制造复合结构体的方法以及制作半导体装置的方法 - Google Patents
制造复合结构体的方法以及制作半导体装置的方法 Download PDFInfo
- Publication number
- CN116325098A CN116325098A CN202180067279.3A CN202180067279A CN116325098A CN 116325098 A CN116325098 A CN 116325098A CN 202180067279 A CN202180067279 A CN 202180067279A CN 116325098 A CN116325098 A CN 116325098A
- Authority
- CN
- China
- Prior art keywords
- equal
- bonded
- adhesive material
- heating
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000002131 composite material Substances 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims description 36
- 238000010438 heat treatment Methods 0.000 claims abstract description 105
- 229910052751 metal Inorganic materials 0.000 claims abstract description 66
- 239000002184 metal Substances 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000005245 sintering Methods 0.000 claims abstract description 37
- 239000000843 powder Substances 0.000 claims abstract description 15
- 239000011248 coating agent Substances 0.000 claims abstract description 11
- 238000000576 coating method Methods 0.000 claims abstract description 11
- 238000001035 drying Methods 0.000 claims abstract description 5
- 239000000463 material Substances 0.000 claims description 158
- 239000000853 adhesive Substances 0.000 claims description 133
- 230000001070 adhesive effect Effects 0.000 claims description 133
- 239000012790 adhesive layer Substances 0.000 claims description 56
- 238000000034 method Methods 0.000 claims description 45
- 238000010030 laminating Methods 0.000 claims description 6
- 238000009434 installation Methods 0.000 claims description 2
- 238000009835 boiling Methods 0.000 description 15
- 150000003839 salts Chemical class 0.000 description 9
- 239000011800 void material Substances 0.000 description 9
- 150000001875 compounds Chemical class 0.000 description 8
- 238000012360 testing method Methods 0.000 description 8
- 238000001816 cooling Methods 0.000 description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 5
- 125000003277 amino group Chemical group 0.000 description 5
- 125000002887 hydroxy group Chemical group [H]O* 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 239000002923 metal particle Substances 0.000 description 4
- 239000003960 organic solvent Substances 0.000 description 4
- LYCAIKOWRPUZTN-UHFFFAOYSA-N Ethylene glycol Chemical compound OCCO LYCAIKOWRPUZTN-UHFFFAOYSA-N 0.000 description 3
- DNIAPMSPPWPWGF-UHFFFAOYSA-N Propylene glycol Chemical compound CC(O)CO DNIAPMSPPWPWGF-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 239000011230 binding agent Substances 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 239000008393 encapsulating agent Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- GGCZERPQGJTIQP-UHFFFAOYSA-N sodium;9,10-dioxoanthracene-2-sulfonic acid Chemical compound [Na+].C1=CC=C2C(=O)C3=CC(S(=O)(=O)O)=CC=C3C(=O)C2=C1 GGCZERPQGJTIQP-UHFFFAOYSA-N 0.000 description 2
- HXKKHQJGJAFBHI-UHFFFAOYSA-N 1-aminopropan-2-ol Chemical compound CC(O)CN HXKKHQJGJAFBHI-UHFFFAOYSA-N 0.000 description 1
- RWLALWYNXFYRGW-UHFFFAOYSA-N 2-Ethyl-1,3-hexanediol Chemical compound CCCC(O)C(CC)CO RWLALWYNXFYRGW-UHFFFAOYSA-N 0.000 description 1
- LTHNHFOGQMKPOV-UHFFFAOYSA-N 2-ethylhexan-1-amine Chemical compound CCCCC(CC)CN LTHNHFOGQMKPOV-UHFFFAOYSA-N 0.000 description 1
- BWVZAZPLUTUBKD-UHFFFAOYSA-N 3-(5,6,6-Trimethylbicyclo[2.2.1]hept-1-yl)cyclohexanol Chemical compound CC1(C)C(C)C2CC1CC2C1CCCC(O)C1 BWVZAZPLUTUBKD-UHFFFAOYSA-N 0.000 description 1
- 238000004438 BET method Methods 0.000 description 1
- MHZGKXUYDGKKIU-UHFFFAOYSA-N Decylamine Chemical compound CCCCCCCCCCN MHZGKXUYDGKKIU-UHFFFAOYSA-N 0.000 description 1
- WJYIASZWHGOTOU-UHFFFAOYSA-N Heptylamine Chemical compound CCCCCCCN WJYIASZWHGOTOU-UHFFFAOYSA-N 0.000 description 1
- WUGQZFFCHPXWKQ-UHFFFAOYSA-N Propanolamine Chemical compound NCCCO WUGQZFFCHPXWKQ-UHFFFAOYSA-N 0.000 description 1
- WUOACPNHFRMFPN-UHFFFAOYSA-N alpha-terpineol Chemical compound CC1=CCC(C(C)(C)O)CC1 WUOACPNHFRMFPN-UHFFFAOYSA-N 0.000 description 1
- OWBTYPJTUOEWEK-UHFFFAOYSA-N butane-2,3-diol Chemical compound CC(O)C(C)O OWBTYPJTUOEWEK-UHFFFAOYSA-N 0.000 description 1
- SQIFACVGCPWBQZ-UHFFFAOYSA-N delta-terpineol Natural products CC(C)(O)C1CCC(=C)CC1 SQIFACVGCPWBQZ-UHFFFAOYSA-N 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000004455 differential thermal analysis Methods 0.000 description 1
- JRBPAEWTRLWTQC-UHFFFAOYSA-N dodecylamine Chemical compound CCCCCCCCCCCCN JRBPAEWTRLWTQC-UHFFFAOYSA-N 0.000 description 1
- 239000003822 epoxy resin Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- FJDUDHYHRVPMJZ-UHFFFAOYSA-N nonan-1-amine Chemical compound CCCCCCCCCN FJDUDHYHRVPMJZ-UHFFFAOYSA-N 0.000 description 1
- IOQPZZOEVPZRBK-UHFFFAOYSA-N octan-1-amine Chemical compound CCCCCCCCN IOQPZZOEVPZRBK-UHFFFAOYSA-N 0.000 description 1
- 229920000647 polyepoxide Polymers 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000011342 resin composition Substances 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
- 150000003378 silver Chemical class 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- CQLFBEKRDQMJLZ-UHFFFAOYSA-M silver acetate Chemical compound [Ag+].CC([O-])=O CQLFBEKRDQMJLZ-UHFFFAOYSA-M 0.000 description 1
- 229940071536 silver acetate Drugs 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229940116411 terpineol Drugs 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/52—Mounting semiconductor bodies in containers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67098—Apparatus for thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/832—Applying energy for connecting
- H01L2224/83201—Compression bonding
- H01L2224/83205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8384—Sintering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Die Bonding (AREA)
- Powder Metallurgy (AREA)
Abstract
本公开的目的是提供一种复合体的制造方法,在通过烧结介于基材和待接合体之间的金属粉末糊料以产生接合层来制造包括基材、接合层和待接合体的复合体时,所述制造方法可以提高产生接合层的效率,同时抑制接合层中的空隙的出现。该制造方法包括:将金属粉末糊料涂布到基材上以产生成型体的涂布步骤;在待接合体未与成型体重叠的状态下加热成型体并且干燥成型体直到成型体中的有机组分相对于成型体的百分比为3质量%以上且8质量%以下的预热步骤;通过使待接合体在成型体上重叠并且加热成型体来产生层合体的安装步骤;以及通过在加热炉中加热层合体来烧结成型体由此产生接合层的烧结步骤。
Description
技术领域
本公开总体上涉及用于制造复合结构体的方法以及用于制作半导体装置的方法。更具体地,本公开涉及包括烧结金属糊料在内的用于制造复合结构体的方法,以及包括这种用于制造复合结构体的方法在内的用于制作半导体装置的方法。
背景技术
将半导体芯片安装到基板上的工艺步骤有时包括通过烧结介于半导体芯片和基板之间的金属糊料来形成粘合层,由此通过该粘合层将半导体芯片固定到基板上。这种工艺步骤通常被称为“贴片(die bonding)”。
例如,专利文献1公开了一种用于粘合半导体装置的方法,该方法包括使用包含金属粒子的金属粒子糊料将半导体元件粘合到其上已经形成有导体图案的基板上。
引用清单
专利文献
专利文献1:JP 2012-9703A
发明内容
本公开要解决的问题是:提供一种用于通过以下方式制造包括基材、粘合层和待粘合的元件的复合结构体的方法:烧结在基材和待粘合的元件之间的金属糊料,由此在它们之间形成粘合层,同时提高形成粘合层的效率,并且降低在粘合层中产生空隙的可能性;并且还提供一种包括这种用于制造复合结构体的方法的用于制作半导体装置的方法。
根据本公开的一个方面的用于制造复合结构体的方法是一种用于制造这样的复合结构体的方法,所述复合结构体包括:基材;待粘合的元件;和介于所述基材和所述待粘合的元件之间的粘合层。所述粘合层是金属糊料的烧结体。所述金属糊料含有金属粉末和有机组分。所述方法包括:涂布步骤,所述涂布步骤包括通过将金属糊料涂布到基材上来在基材上提供粘合材料;预热步骤,所述预热步骤包括在将待粘合的元件层叠在粘合材料上之前加热粘合材料,由此干燥粘合材料,直到粘合材料中的有机组分相对于粘合材料的百分比等于或大于3质量%且等于或小于8质量%;安装步骤,所述安装步骤包括将待粘合的元件层叠到粘合材料上并且加热其上层叠有待粘合的元件的粘合材料,以形成包括基材、粘合材料和待粘合的元件的多层层叠体;以及烧结步骤,所述烧结步骤包括通过在加热炉中加热多层层叠体来烧结粘合材料,由此形成粘合层。
根据本公开的另一个方面的用于制作半导体装置的方法包括上述用于制造复合结构体的方法。
附图说明
图1A是根据本公开的一个示例性实施方案的基材和粘合材料的横截面图;
图1B是根据本公开的示例性实施方案的一种多层层叠体的横截面图;
图1C是根据本公开的示例性实施方案的一种复合结构体的横截面图;
图1D是根据本公开的示例性实施方案的一种半导体装置的横截面图;
图2是示出对关于实施例1-3进行了预热步骤的粘合材料进行的TG-DTA测量的结果的图;以及
图3是示出在实施例1中的烧结步骤中加热温度如何随时间变化的图。
具体实施方式
首先,将会概括说明本发明人如何想到了本公开的构思。将半导体芯片安装到基板上的工艺步骤有时包括通过烧结介于半导体芯片和基板之间的金属糊料来形成粘合层,由此通过该粘合层将半导体芯片固定到基板上。这种工艺步骤通常被称为“贴片(diebonding)”。本发明人进行了研究和开发,从而完成以下发现。具体地,金属糊料含有有机组分,比如溶剂。然而,对于大尺寸的半导体芯片,在烧结金属糊料时,难以从金属糊料中除去有机组分。如果有机组分在留在金属糊料中时气化,则在粘合层中可能产生空隙。当金属糊料的温度急剧升高以烧结金属糊料时,会以显著高的速率产生空隙,由此增大在粘合层中造成裂纹的可能性。为了防止造成这种裂纹,需要通过在烧结金属糊料时降低加热金属糊料的加热温度的升温速率并且降低最高加热温度来降低产生空隙的可能性。然而,在该情况下,使金属糊料烧结消耗较长的时间,由此造成生产效率降低。
为了克服这种问题,本发明人进行了研究和开发,在通过烧结在基材和待粘合的元件之间金属糊料并由此在它们之间形成粘合层来制造包括基材、粘合层和待粘合的元件的复合结构体时,提供了一种用于提高形成粘合层的效率同时降低在粘合层中产生空隙的可能性的技术,由此想到了本公开的构思。
注意,虽然本发明人按此过程想到了本公开的构思,但是这仅是一种示例性过程,并且不应被解释为限制本公开的适用性。具体地,根据本公开的基材不一定是上述线路板,并且待粘合的元件不一定是上述半导体芯片。
接下来,将参照图1A–1D描述本公开的一个示例性实施方案。注意,以下描述的实施方案不是本公开的唯一实施方案。换言之,以下描述的实施方案仅是本公开的各种实施方案中的一个示例性实施方案,并且不应被解释为限制性的。而是,在不背离本公开的范围的情况下,可以根据设计选择或任何其他因素以各种方式容易地改变示例性实施方案。
在本实施方案中,复合结构体1包括基材3、待粘合的元件4以及介于基材3和待粘合的元件4之间的粘合层2(参照图1C)。粘合层2是含有金属粉末和有机组分的金属糊料的烧结体。更具体地,粘合层2是金属糊料的粘合材料5的烧结体。
根据本实施方案的用于制造复合结构体1的方法包括涂布步骤、预热步骤、安装步骤和烧结步骤。涂布步骤包括:通过将金属糊料涂布到基材3上而在基材3上提供粘合材料5(参照图1A)。预热步骤包括:在将待粘合的元件4层叠在粘合材料5上之前加热粘合材料5,由此干燥粘合材料5,直到粘合材料5中的有机组分相对于粘合材料5的百分比等于或大于3质量%且等于或小于8质量%。安装步骤包括:将待粘合的元件4层叠到粘合材料5上并且加热其上层叠有待粘合的元件4的粘合材料5,以形成包括基材3、粘合材料5和待粘合的元件4的多层层叠体(参照图1B)。烧结步骤包括:通过在加热炉中加热多层层叠体来烧结粘合材料5,并由此形成粘合层2(参照图1C)。
在本实施方案中,在预热步骤中,粘合材料5中的有机组分的百分比等于或大于3质量%,由此使得粘合材料5能够具有适中的柔性,并且降低在安装步骤中在粘合材料5和待粘合的元件4之间留下空隙的可能性。另外,预热步骤中的粘合材料5中的有机组分的百分比等于或小于8质量%。因此,即使在烧结步骤中有机组分从粘合材料5挥发,所挥发的有机组分也不可能留在粘合材料5中。由于这些原因,可以降低在烧结体中产生空隙的可能性。即使在烧结步骤中通过烧结粘合材料5来形成粘合层2时过快地加热粘合材料5,这也可以降低由于空隙的膨胀而对粘合层2造成损坏的可能性。因此,烧结步骤可以在较短的时间内完成。
因此,本实施方案使得能够明显更高效地形成粘合层2,同时降低了粘合层2中产生空隙的可能性。
接下来,将更详细地描述本实施方案。
基材3可以是例如线路板。更具体地,基材3可以是母版、封装板或中间板(interposer board)。
待粘合的元件4可以是例如半导体芯片。半导体芯片可以是但不限于裸芯片(管芯(die))。
如上所述,金属糊料含有金属粉末和有机组分。
金属粉末可以是但不限于银粉。例如,金属粉末的平均粒度可以等于或大于50nm且等于或小于500nm。注意,金属粉末的平均粒度是基于通过BET法测量的金属粉末的比表面积计算的粒度(即BET尺寸)。
金属糊料优选地还含有熔盐,所述熔盐是与金属糊料中的金属粉末相对应的金属的盐。例如,如果金属糊料含有银粉,则金属糊料优选地还含有银盐。银盐可以包含例如乙酸银。金属糊料含有金属盐使得在作为金属糊料的烧结体的粘合层2中产生气隙的可能性得到降低,这可以提高粘合层2的可靠性。如果金属糊料含有金属盐,则来源于金属盐的金属相对于金属粒子的百分比优选地等于或大于0.5质量%且等于或小于5质量%。
可以无限制地使用任何有机组分,只要该有机组分在与金属粉末混合时使得能够将金属粉末制备成糊料即可。例如,有机组分包含在25℃为液体的有机溶剂。有机组分的沸点优选地等于或高于150℃且等于或低于280℃。这使得能够通过预热步骤容易地调整粘合材料5中的有机组分的含量。
还优选的是有机组分包含具有氨基的化合物。使用这种具有氨基的化合物将金属盐转变为复盐,从而使得金属比如银能够以一定分子水平分散在金属糊料中,由此使得烧结体能够具有均匀的致密结构。
还优选的是有机组分包含具有羟基的化合物。在该情况下,特别地,使金属糊料含有金属盐,从而使得在烧结金属糊料时具有羟基的化合物能够还原金属盐。结果,可以提高粘合层2的导电性。
还优选的是有机组分包含同时具有氨基和羟基的化合物。
如果有机组分包含具有羟基的化合物,则有机组分包含选自由以下各项组成的组中的至少一种:例如,2-乙基-1,3-己二醇(沸点为243℃)、松油醇(沸点为217℃)、乙二醇(沸点为197℃)、丙二醇(沸点为188℃)、异冰片基环己醇(沸点为300℃)和2,3-丁二醇(沸点为182℃)。如果有机组分包含具有氨基的化合物,则有机组分包含选自由以下各项组成的组中的至少一种:例如,2-乙基己胺(沸点为170℃)、庚胺(沸点为157℃)、辛胺(沸点为176℃)、壬胺(沸点为202℃)、氨基癸烷(沸点为217℃)和十二烷胺(沸点为250℃)。如果有机组分包含同时具有氨基和羟基的化合物,则有机组分包含选自由以下各项组成的组中的至少一种:3-氨基-1-丙醇(沸点为188℃)和1-氨基-2-丙醇(沸点为160℃)。
可以适当地调整在涂布步骤中涂布的金属糊料中的有机组分的含量,以使得可以将金属糊料涂布并且成型。有机组分相对于金属粒子的百分比优选地等于或大于8质量%且等于或小于15质量%。这使得金属糊料能够具有适中的成型性。
接下来,将逐一描述用于制造复合结构体1的方法中包括的各个步骤。
涂布步骤包括:通过将金属糊料涂布到基材3上以在基材3上提供粘合材料5(参照图1A)。金属糊料可以但不限于通过丝网印刷来涂布。
如上所述,预热步骤包括:在将待粘合的元件4层叠在粘合材料5上之前加热粘合材料5,由此干燥粘合材料5,直到粘合材料5中的有机组分相对于粘合材料5的百分比等于或大于3质量%且等于或小于8质量%。
预热步骤优选地包括通过加热粘合材料5的与基材3接触布置的表面来加热粘合材料5。这可以降低在预热步骤中加热粘合材料5后造成粘合材料5中留下的有机组分的分布不均匀的可能性。也就是说,这可以降低使粘合材料5的表面区域中的有机组分的含量与其内部区域中相比显著更低的可能性。这使得粘合材料5的表面能够具有适中的柔性,由此使得在将待粘合的元件4层叠在粘合材料5上时待粘合的元件4更容易紧密附着至粘合材料5。结果,可以提高待粘合的元件4与由粘合材料5形成的粘合层2之间的粘合强度。
为了加热粘合材料5的与基材3接触布置的表面,可以通过将基材3设置在热板上来对其进行加热,由此通过基材3来加热粘合材料5。
预热步骤优选地包括:将粘合材料5加热到等于或高于70℃且等于或低于145℃的加热温度。将加热温度设定为等于或高于70℃的温度使得有机组分能够高效地从粘合材料5挥发。将加热温度设定为等于或低于145℃的温度,这减少了有机组分的快速挥发,从而进一步降低了造成粘合材料5中的有机组分的分布不均匀的可能性。加热温度更优选地等于或高于75℃,并且甚至更优选地等于或高于80℃。同时,加热温度更优选地等于或低于110℃,并且甚至更优选地等于或低于100℃。注意,该加热温度为正在加热的粘合材料5的温度。如果加热粘合材料5的与基材3接触布置的表面,则加热温度为该表面的温度。另一方面,如果通过加热基材3来加热表面,则加热温度为基材3的温度。
另外,可以适当地设定预热步骤中加热粘合材料5的加热时间,以使得适当地调整粘合材料5中的有机溶剂的含量。加热时间优选地等于或大于1分钟且等于或小于30分钟。这使得能够适当地调整粘合材料5中的有机溶剂的含量。加热时间更优选地等于或大于2分钟,并且甚至更优选地等于或大于3分钟。同时,加热时间更优选地等于或小于20分钟,并且甚至更优选地等于或小于10分钟。
接下来,安装步骤包括:将待粘合的元件4层叠到粘合材料5上并且加热其上层叠有待粘合的元件4的粘合材料5,以形成包括基材3、粘合材料5和待粘合的元件4的多层层叠体(参照图1B)。
安装步骤使得能够通过加热粘合材料5而使粘合材料5变软,从而使待粘合的元件4更容易紧密附着至粘合材料5。结果,可以提高待粘合的元件4与由粘合材料5形成的粘合层2之间的粘合强度。另外,通过加热粘合材料5而使粘合材料5中的有机溶剂进一步挥发,从而进一步降低在烧结步骤期间在粘合材料5中以及在粘合层2中产生空隙的可能性。
安装步骤优选地包括:将粘合材料5加热到等于或高于70℃且等于或低于145℃的加热温度。将加热温度设定为等于或高于70℃的温度可以特别显著地提高粘合层2与待粘合的元件4之间的粘合强度。将加热温度设定为等于或低于145℃的温度可以进一步降低在粘合层2中造成裂纹的可能性,并且可以特别显著地提高粘合层2与待粘合的元件4之间的粘合强度。加热温度更优选地等于或高于75℃,并且甚至更优选地等于或高于80℃。另一方面,加热温度更优选地等于或低于140℃,并且甚至更优选地等于或低于135℃。注意,在该情况下的加热温度在本文中是指例如在保持与基材3和待粘合的元件4接触时用于加热基材3和待粘合的元件4的构件的温度。具体地,本文中的加热温度是指例如用于将待粘合的元件4安装到基材3上的芯片安装器的工作台和安装器的温度。
另外,例如,安装步骤可以包括:将粘合材料5加热等于或长于0.5秒且等于或短于3秒的加热时间。
安装步骤优选地包括:在待粘合的元件4层叠在粘合材料5上的情况下,朝着粘合材料5将负荷施加到待粘合的元件4,以从待粘合的元件4向粘合材料5施加压力。也就是说,优选地在加热粘合材料5时,从待粘合的元件4向粘合材料5施加压力。这使得待粘合的元件4甚至更容易紧密附着至粘合材料5。结果,可以进一步提高待粘合的元件4与由粘合材料5形成的粘合层2之间的粘合强度。此时,优选地从待粘合的元件4向粘合材料5施加等于或高于0.5MPa且等于或低于10MPa的压力。将该压力设定为等于或大于0.5MPa的值使得待粘合的元件4特别容易紧密附着至粘合材料5。而且,将该压力设定为等于或小于10MPa的值可以减少对构件比如待粘合的元件4造成的损坏。该压力更优选地等于或高于1MPa,并且甚至更优选地等于或高于2MPa。而且,该压力更优选地等于或低于9MPa,并且甚至更优选地等于或低于8MPa。
此外,例如,安装步骤可以包括:在将粘合材料5加热等于或长于0.5秒且等于或短于3秒的时间时,向粘合材料5施加压力。
任选地,安装步骤可以包括:在朝着粘合材料5将负荷施加到待粘合的元件4的同时,向粘合材料5施加超声振动。也就是说,可以在待粘合的元件4层叠在粘合材料5上,加热粘合材料5,并且朝着粘合材料5将负荷施加到待粘合的元件4的情况下,向粘合材料5施加超声振动。在该情况下,所施加的超声振动有利于使粘合材料5的表面沿着待粘合的元件4的表面变形,从而使待粘合的元件4更容易更紧密地附着到粘合材料5上。结果,可以进一步提高待粘合的元件4与由粘合材料5形成的粘合层2之间的粘合强度。例如,如果需要向粘合材料5施加超声振动,则通过在基材3或待粘合的元件4这两者的至少一者中产生超声振动来向粘合材料5施加超声振动。
优选地向粘合材料5施加超声振动达等于或长于0.5秒且等于或短于3秒的时间。将该时间设定为0.5秒以上可以特别显著地提高粘合层2与待粘合的元件4之间的粘合强度。将该时间设定为3秒以下可以减少由于超声振动对待粘合的元件4和其他构件造成的损坏。该时间更优选地等于或长于1秒。另一方面,该时间更优选地等于或短于2.5秒,并且甚至更优选地等于或短于2秒。
接下来,烧结步骤包括:通过在加热炉中加热多层层叠体来烧结粘合材料5,并由此形成粘合层2(参照图1C)。
在本实施方案中,通过在加热炉中加热多层层叠体来加热粘合材料5,由此烧结粘合材料5。例如,用作回流炉的炉可用作加热炉。
可以适当地设定烧结步骤中在加热炉中加热多层层叠体的温度,以使得可以充分地烧结粘合材料5,并且不对待粘合的元件4或基材3造成损坏。多层层叠体的最高加热温度优选地等于或低于350℃。这可以降低待粘合的元件4和其他构件在加热下损坏的可能性。另外,多层层叠体的最高加热温度优选地等于或高于300℃且等于或低于350℃。如本文中使用的,“加热温度”是指在加热的多层层叠体中的粘合材料5的温度。
此外,例如,烧结步骤可以包括:将多层层叠体加热等于或长于3分钟且等于或短于10分钟的加热时间。如本文中使用的,“加热时间”是指在加热炉中加热多层层叠体的时间,并且包括冷却步骤(之后将描述)的时间。将加热时间设定为3分钟以上使得能够通过烧结步骤充分地烧结粘合材料5。另一方面,将加热时间设定为10分钟以下使得能够特别显著地提高复合结构体1的制造效率,并且减少对待粘合的元件4和其他构件造成的损坏。
此外,例如,烧结步骤可以包括:以等于或高于1℃/s且等于或低于7℃/s的升温速率来提高加热温度。这使得能够缩短烧结步骤中的加热时间,从而特别显著地提高复合结构体1的制造效率。另外,根据本实施方案,即使烧结步骤中的升温速率提高,仍可以降低在粘合层2中产生空隙的可能性。因此,即使在等于或高于1秒且等于或低于7秒的升温速率下也可以降低在粘合层2中产生空隙的可能性。
具体地,烧结步骤可以包括:例如,第一升温步骤,在第一升温步骤之后的第一加热步骤,在第一加热步骤之后的第二升温步骤,在第二升温步骤之后的第二加热步骤,以及在第二加热步骤之后的冷却步骤。第二加热步骤包括:在包括最高加热温度的温度范围内加热粘合材料5。第一加热步骤包括:在与第二加热步骤中相比较低的温度范围内加热粘合材料5。第一升温步骤包括:将粘合材料5的温度从室温提高到第一加热步骤的加热温度。第二升温步骤包括:将粘合材料5的温度从第一加热步骤的加热温度提高到第二加热步骤的加热温度。冷却步骤包括:将多层层叠体从第二加热步骤的加热温度冷却。
更具体地,在烧结步骤中,首先,第一升温步骤包括以等于或高于1℃/s且等于或低于7℃/s的升温速率将粘合材料5的温度从室温提高到在100℃至170℃范围内的温度。接下来,第一加热步骤优选地包括将粘合材料5的温度保持在100℃至170℃的范围内,持续等于或长于30秒且等于或短于120秒的时间。随后,第二升温步骤优选地包括以等于或高于1℃/s且等于或低于7℃/s的升温速率将粘合材料5的温度提高到在300℃至350℃范围内的温度。接下来,第二加热步骤优选地包括将粘合材料5的温度保持在300℃至350℃的范围内,持续等于或长于30秒且等于或短于120秒的时间。最后,冷却步骤包括以等于或高于10℃/s的冷却速率来降低粘合材料5的温度。注意,烧结步骤的这种加热条件仅是一种示例,并且不应被解释为限制性的。
如果复合结构体1的基材3是线路板,并且待粘合的元件4是半导体芯片,则可以经由粘合层2将半导体芯片固定到线路板上。另外,粘合层2是金属粉末的烧结体,因此具有高导热性。因此,粘合层2可以将半导体芯片中产生的热量传递到线路板,因此改善半导体芯片的散热性。此外,粘合层2是金属粉末的烧结体,因此具有高导电性。因此,如果半导体芯片在其面对线路板的表面上具有接地端子,并且线路板在面对接地端子的位置处具有接地线路,则接地端子和接地线路可以经由粘合层2彼此电连接。
例如,如果复合结构体1的基材3是线路板,并且待粘合的元件4是半导体芯片,则复合结构体1是半导体装置10的半成品。换言之,半导体装置10可以基于待粘合的元件4来制作。接下来,将描述根据本实施方案的一种用于制作半导体装置10的示例性方法。
用于制作半导体装置10的方法包括上述用于制造复合结构体1的方法。具体地,首先,通过上述方法分别使用线路板和半导体芯片作为基材3和待粘合的元件4来制造复合结构体1。
随后,将半导体芯片和线路板的导体线路彼此电连接。为此,例如,可以采用线路接合技术。具体地,将半导体芯片的端子和线路板的导体线路经由导线6彼此电连接。此外,根据需要形成用于包封半导体芯片的包封剂7。包封剂7可以例如通过以下方式来形成:在半导体芯片周围将热固性树脂组合物比如环氧树脂组合物成型并且固化。
实施例
接下来,将提供本实施方案的具体实施例。注意,以下描述的具体实施例仅是本实施方案的示例,并且不应被解释为限制性的。
1.制造复合结构体
(1)制备金属糊料
通过将银粉和有机组分,或者银粉、有机组分和银盐按以下表1所示的任一质量比混合到一起。注意,在以下表1所示的金属糊料中,在本公开的具体实施例和比较例中分别采用组成#3和#6,并且其他组成作为金属糊料的具体示例性组成显示。
[表1]
(2)涂布步骤
提供直接敷铜(direct bonded copper,DBC)板(由Hirai Seimitsu Kogyo Co.,Ltd.制造)作为基材。具有以下表2所示的任一组成的金属糊料通过丝网印刷到基材的表面上来进行涂布。以此方式,提供平面图尺寸为10mm×10mm且厚度为0.9mm的粘合材料。
(3)预热步骤
在实施例1–3中,将具有粘合材料的基材装入干燥器中,并且按以下表2所示的相应加热温度和相应加热时间进行加热。另一方面,在实施例4–17以及比较例1和2中,将具有粘合材料的基板放在热板上,由此按以下表2所示的相应加热温度和相应加热时间来加热粘合材料。
对由此加热的粘合材料进行热重差热分析(TG-DTA)。粘合材料中的有机组分的含量基于TG-DTA的结果来确定。使用TG/DTA 7300(由Hitachi High-Tech Corporation制造)在氮气气氛中在包括4℃/min的升温速率的条件下进行测量。结果在以下表2中概述。另外,关于实施例1–3的TG-DTA测量的结果在图2中示出。
(4)安装步骤
提供2.5mm方形镀银Si芯片(由Kyoto International,Inc.制造)作为待粘合的元件。在待粘合的元件使用芯片安装器层叠在基材上的粘合材料上的情况下加热粘合材料时,朝着粘合材料向待粘合的元件施加负荷1秒。通过向待粘合的元件施加负荷而从待粘合的元件向粘合材料施加的压力以及粘合材料的加热温度在以下表2中概述。另外,在实施例13–17中,在朝着粘合材料向待粘合的元件施加负荷的情况下加热粘合材料时,向粘合材料施加超声振动。施加超声振动的相应时间也在以下表2中示出。以此方式,形成了其中基材、粘合材料和待粘合的元件依次彼此层叠的多层层叠体。
(5)烧结步骤
在回流炉中在以下加热条件下加热多层层叠体。具体地,首先,以约1.5℃/s的升温速率将加热温度从室温提高到150℃。接下来,将加热温度在150℃保持60秒。随后,以约1.5℃/s的升温速率将加热温度进一步提高到约350℃。随后,将加热温度在约350℃保持30秒。然后,以等于或高于10℃/s的冷却速率将多层层叠体冷却。加热时间为约6分钟。图3示出了在实施例1中的烧结步骤中加热温度如何随时间变化。以此方式,通过烧结粘合材料来形成粘合层,由此制造出包括基材、粘合层和待粘合的元件的复合结构体。
2.评价测试
(1)空隙含有率
通过超声测试来检测粘合层中的空隙。基于该测试的结果,确定粘合层中的空隙的体积百分比。结果在以下表3中概述。
(2)是否存在裂纹
进行超声测试以查看粘合层中是否存在任何裂纹。结果也在以下表3中概述。
(3)粘合强度
使用4000DAGE粘合测试仪(由Nordson制造)在以下条件下测量待粘合的元件(镀银Si芯片)与基材(镀银DBC板)之间的粘合强度。具体地,在测试头的底部位于基材的表面上方50μm处的情况下,使测试头与待粘合的元件的侧表面接触,并且以500μm/sec的速度朝待粘合的元件移动。结果也在以下表3中概述。
(4)热循环测试
重复地对复合结构体进行1,000次热循环,在其中的每次热循环中,将复合结构体暴露于在–40℃的气氛达15分钟,然后暴露于在150℃的气氛达15分钟。在进行过该测试后,使用超声检查器FS300III advance(由Hitachi Power Solutions Co.,Ltd.制造)来观察复合结构体的粘合状态。如果复合结构体的粘合面积与其初始状态相比没有变化,则将复合结构体评价为“良”。另一方面,如果其粘合面积与其初始状态相比减少,则将复合结构体评价为“不良”。结果在以下表3中概述。
[表2]
[表3]
Claims (14)
1.一种用于制造复合结构体的方法,所述复合结构体包括:基材;待粘合的元件;和介于所述基材和所述待粘合的元件之间的粘合层,
粘合层是金属糊料的烧结体,所述金属糊料含有金属粉末和有机组分,
所述方法包括:
涂布步骤,所述涂布步骤包括:通过将所述金属糊料涂布到所述基材上而在所述基材上提供粘合材料;
预热步骤,所述预热步骤包括:在将所述待粘合的元件层叠在所述粘合材料上之前加热所述粘合材料,并由此干燥所述粘合材料,直到所述粘合材料中的所述有机组分相对于所述粘合材料的百分比等于或大于3质量%且等于或小于8质量%;
安装步骤,所述安装步骤包括:将所述待粘合的元件层叠到所述粘合材料上并且加热其上层叠有所述待粘合的元件的所述粘合材料,以形成包括所述基材、所述粘合材料和所述待粘合的元件的多层层叠体;以及
烧结步骤,所述烧结步骤包括:通过在加热炉中加热所述多层层叠体来烧结所述粘合材料,并由此形成所述粘合层。
2.权利要求1所述的方法,其中
所述预热步骤包括:通过加热所述粘合材料的与所述基材接触的表面来加热所述粘合材料。
3.权利要求1或2所述的方法,其中
所述预热步骤包括:将所述粘合材料加热到等于或高于70℃且等于或低于145℃的加热温度。
4.权利要求1至3中任一项所述的方法,其中
所述预热步骤包括:将所述粘合材料加热等于或长于1分钟且等于或短于30分钟的加热时间。
5.权利要求1至4中任一项所述的方法,其中
所述安装步骤包括:在所述待粘合的元件层叠在所述粘合材料上的情况下,朝着所述粘合材料将负荷施加到所述待粘合的元件上,以从所述待粘合的元件向所述粘合材料施加等于或高于0.5MPa且等于或低于10MPa的压力。
6.权利要求5所述的方法,其中
所述安装步骤包括:在所述待粘合的元件层叠在所述粘合材料上的情况下,向所述粘合材料施加超声振动。
7.权利要求6所述的方法,其中
向所述粘合材料施加所述超声振动达等于或长于0.5秒且等于或短于3秒的时间。
8.权利要求1至7中任一项所述的方法,其中
所述安装步骤包括:将所述粘合材料加热到等于或高于70℃且等于或低于145℃的加热温度。
9.权利要求1至8中任一项所述的方法,其中
在所述复合结构体中,所述基材与所述待粘合的元件之间的粘合强度等于或大于20MPa且等于或小于60MPa。
10.权利要求1至9中任一项所述的方法,其中
所述粘合层没有空隙,或
所述粘合层具有空隙,并且所述空隙相对于所述粘合层的百分比等于或小于7体积%。
11.权利要求1至10中任一项所述的方法,其中
所述烧结步骤包括:将最高加热温度设定为等于或低于350℃的温度。
12.权利要求1至11中任一项所述的方法,其中
所述烧结步骤包括:将加热时间设定为等于或长于3分钟且等于或短于10分钟的时间。
13.权利要求1至12中任一项所述的方法,其中
所述基材是线路板,并且
所述待粘合的元件是半导体芯片。
14.一种用于制作半导体装置的方法,所述方法包括根据权利要求13所述的用于制造复合结构体的方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US202063112835P | 2020-11-12 | 2020-11-12 | |
US63/112,835 | 2020-11-12 | ||
PCT/JP2021/041354 WO2022102660A1 (ja) | 2020-11-12 | 2021-11-10 | 複合体の製造方法及び半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116325098A true CN116325098A (zh) | 2023-06-23 |
Family
ID=81602295
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202180067279.3A Pending CN116325098A (zh) | 2020-11-12 | 2021-11-10 | 制造复合结构体的方法以及制作半导体装置的方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US20230260959A1 (zh) |
EP (1) | EP4246559A4 (zh) |
JP (1) | JPWO2022102660A1 (zh) |
KR (1) | KR20230104597A (zh) |
CN (1) | CN116325098A (zh) |
TW (1) | TW202226379A (zh) |
WO (1) | WO2022102660A1 (zh) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008109009A (ja) * | 2006-10-27 | 2008-05-08 | Sony Corp | 半導体装置の製造方法 |
JP5427476B2 (ja) * | 2009-06-02 | 2014-02-26 | 株式会社フジクラ | 半導体センサ装置 |
JP5705467B2 (ja) | 2010-06-25 | 2015-04-22 | 新電元工業株式会社 | 半導体装置の接合方法、および、半導体装置 |
CN104201117B (zh) * | 2014-08-26 | 2017-07-07 | 天津大学 | 一种采用超声辅助纳米银焊膏烧结制作功率模块的方法 |
JP6467114B1 (ja) * | 2017-07-27 | 2019-02-06 | バンドー化学株式会社 | 金属接合積層体の製造方法 |
JP7155654B2 (ja) * | 2018-06-22 | 2022-10-19 | 三菱マテリアル株式会社 | 接合体の製造方法 |
JP2020038896A (ja) * | 2018-09-04 | 2020-03-12 | 古河電気工業株式会社 | 接合構造体及び接合構造体の製造方法 |
-
2021
- 2021-11-10 JP JP2022561964A patent/JPWO2022102660A1/ja active Pending
- 2021-11-10 KR KR1020237012560A patent/KR20230104597A/ko unknown
- 2021-11-10 EP EP21891906.6A patent/EP4246559A4/en active Pending
- 2021-11-10 WO PCT/JP2021/041354 patent/WO2022102660A1/ja unknown
- 2021-11-10 CN CN202180067279.3A patent/CN116325098A/zh active Pending
- 2021-11-11 TW TW110142052A patent/TW202226379A/zh unknown
-
2023
- 2023-04-27 US US18/140,206 patent/US20230260959A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
KR20230104597A (ko) | 2023-07-10 |
EP4246559A1 (en) | 2023-09-20 |
TW202226379A (zh) | 2022-07-01 |
JPWO2022102660A1 (zh) | 2022-05-19 |
EP4246559A4 (en) | 2024-05-08 |
US20230260959A1 (en) | 2023-08-17 |
WO2022102660A1 (ja) | 2022-05-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9263426B2 (en) | PoP structure with electrically insulating material between packages | |
CN102396057B (zh) | 用于在半导体模块和连接配合件之间产生耐高温和耐温度变化的连接的方法 | |
JP4023397B2 (ja) | 半導体モジュールおよびその製造方法 | |
WO2013133015A1 (ja) | 半導体装置の製造方法および半導体装置の製造装置 | |
JPWO2007122925A1 (ja) | 電子部品、それを用いた電子部品装置およびその製造方法 | |
US8569109B2 (en) | Method for attaching a metal surface to a carrier, a method for attaching a chip to a chip carrier, a chip-packaging module and a packaging module | |
US8828804B2 (en) | Semiconductor device and method | |
JP2022009941A (ja) | 電子部品装置の製造方法及び電子部品装置 | |
US20150123263A1 (en) | Two-step method for joining a semiconductor to a substrate with connecting material based on silver | |
US8815648B1 (en) | Multi-step sintering of metal paste for semiconductor device wire bonding | |
US9082706B2 (en) | Semiconductor device with a semiconductor chip and electrical connecting elements to a conductor structure | |
JP2015095499A (ja) | 半導体装置の製造方法 | |
JP2018110149A (ja) | 半導体装置の製造方法 | |
JP5509461B2 (ja) | パワー半導体装置およびその製造方法 | |
JP2001298146A (ja) | 多層配線基体の製造方法および多層配線基体 | |
CN114450107A (zh) | 接合用铜糊料、接合体的制造方法及接合体 | |
KR101374146B1 (ko) | 반도체 패키지 제조 방법 | |
CN116325098A (zh) | 制造复合结构体的方法以及制作半导体装置的方法 | |
JP7406336B2 (ja) | 半導体装置の製造方法 | |
JP2014146638A (ja) | 半導体装置の製造方法 | |
CN108573933A (zh) | 半导体装置及其制造方法 | |
JP7172167B2 (ja) | 半導体装置の製造方法、及びそれに用いられる半導体用接着剤 | |
JP3422243B2 (ja) | 樹脂フィルム | |
JP2002016104A (ja) | 半導体装置の実装方法および半導体装置実装体の製造方法 | |
JP2006059905A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |