CN116312680A - 一种可重构铁电单晶体管存内布尔逻辑门及其制备方法 - Google Patents

一种可重构铁电单晶体管存内布尔逻辑门及其制备方法 Download PDF

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Abstract

本发明提供了一种可重构铁电单晶体管存内布尔逻辑门，包括脉冲输入端电极、铁电介质层、直流输入端电极、介质层、源端电极、漏端电极、超薄沟道层、二氧化硅层和硅衬底；超薄沟道层的高低阻态代表了单晶体管的布尔逻辑输出；脉冲输入端电极和直流输入端电极分别调控沟道中的串联电阻；铁电介质层的极化状态存储了脉冲输入端的信息，从而在脉冲结束后持续调控串联电阻阻态。本发明利用铁电介质层非易失存储特性，以脉冲信号和直流信号分别调控超薄沟道层中的串联电阻，通过沟道层的高低阻态表征单晶体管的布尔逻辑输出，从而使单个晶体管具有逻辑计算功能和信息存储功能，且该存内布尔逻辑门能够在“或非”和“与”中切换，具有可重构的多功能优势。

Description

一种可重构铁电单晶体管存内布尔逻辑门及其制备方法
技术领域
本发明属于半导体技术领域，涉及半导体存储器件、数字计算设备、数据处理设备或数据处理方法，特别涉及一种可重构铁电单晶体管存内布尔逻辑门及其制备方法。
背景技术
以人工智能、大数据为代表的数据密集型应用爆发式地增长，正持续推动信息社会的不断发展。传统的冯诺依曼架构因为存储单元和运算单元在物理上的分离造成了算力的极大损耗，电路性能的提升跟不上数据运算量的飞速增长，以人工智能为例，对芯片算力的需求大幅提升。因此，发展高功能集成密度、低功耗、高算力和高能效的“非冯”架构存内计算逻辑门及其芯片技术，已成为推动相关技术边界扩展的关键瓶颈技术。
目前实现这一突破的关键技术之一是具有非易失存储特性的铁电场效应晶体管，晶体管结构中利用铁电性质材料以调整半导体沟道导电性能，实现数据的存储，为推动存内计算一体化的发展起到了关键性作用。然而，单个铁电场效应晶体管需要存算阵列之外的硬件配合完成数据的输入和输出，不具备单晶体管进行数据存储和逻辑计算的功能，不可避免的面临着数据传输瓶颈和电路布局布线问题，严重降低了它的能效效益。为了解决这一问题，研究者提出了单晶体管存内逻辑运算门，由于该晶体管集成了存储和逻辑运算功能，避免了数据传输上的损耗，并且提升了面积效率，所以有望成为非冯架构的基础单元模块，吸引着科学家们投入大量的精力来加速其实际应用。但目前针对单晶体管存内布尔逻辑门的研究极其有限，并且现有的存内逻辑门功能有限，阻碍了该器件在高功能密度集成电路的应用，限制了高能效、高集成的存算一体化芯片发展。
发明内容
为了克服上述现有技术的缺点，针对人工智能、大数据为代表的数据密集型信息技术对于具有高能效和高算力的非冯架构电路需求，本发明的目的在于提供一种可重构铁电单晶体管存内布尔逻辑门及其制备方法，实现了逻辑运算和数据存储功能于一体，且因可重构逻辑门的切换能力具有高集成度特性。
为了实现上述目的，本发明采用的技术方案是：
一种可重构铁电单晶体管存内布尔逻辑门，其特征在于，包括硅衬底，所述硅衬底上设置二氧化硅层，所述二氧化硅层上设置超薄沟道层，所述超薄沟道层上设置铁电介质层、介质层、源端电极和漏端电极，所述铁电介质层的一部分的下方与介质层的上方之间设置有直流输入端电极，所述铁电介质层的上方设置脉冲输入端电极；其中，所述超薄沟道层的高低阻态代表了单晶体管的布尔逻辑输出；所述脉冲输入端电极和直流输入端电极分别调控沟道中的串联电阻；所述铁电介质层的极化状态存储了脉冲输入端电极的信息，从而在脉冲结束后持续调控串联电阻阻态。
在本发明的一个实施例中，所述超薄沟道层选用本征半导体或轻掺杂半导体；
当源端电极接地，漏端电极接通电源电压时，超薄沟道层中主要载流子为电子，电子聚集表现为沟道串联电阻低阻态，空穴聚集表现为沟道串联电阻高阻态，可重构铁电单晶体管以存内逻辑“与”门模式工作。“与”门模式下：向脉冲输入端电极施加正脉冲，铁电介质层中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层内的电子与铁电介质层内部的极化电荷发生响应，控制沟道对应区域的电阻为低阻态；同时向直流输入端电极施加正向电压，吸引超薄沟道层内的电子聚集，控制沟道对应区域的电阻为低阻态，当超薄沟道层中由脉冲输入端电极和直流输入端电极调控的串联电阻都呈低阻态，此时可重构铁电单晶体管存内逻辑门在两个输入端都为正向输入时，逻辑状态为“1”；
当源端电极接通电源电压，漏端电极接地时，超薄沟道层中主要载流子为空穴，电子聚集表现为沟道串联电阻高阻态，空穴聚集表现为沟道串联电阻低阻态，可重构铁电单晶体管以存内逻辑“或非”门模式工作。“或非”门模式下：向脉冲输入端电极施加负脉冲，铁电介质层中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层内的空穴与铁电介质层内部的极化电荷发生响应，控制沟道对应区域的电阻为低阻态；同时向直流输入端电极施加负向电压，吸引超薄沟道层内的空穴聚集，控制沟道对应区域的电阻为低阻态，当超薄沟道层中由脉冲输入端电极和直流输入端电极调控的串联电阻都呈低阻态，此时可重构铁电单晶体管存内逻辑门在两个输入端都为负向输入时，逻辑状态为“1”。
在本发明的一个实施例中，所述铁电介质层的两边部分下表面与超薄沟道层直接接触，中间部分向上凸起，介质层设置在凸起部分的下方，并与超薄沟道层直接接触，直流输入端电极设置在介质层的上方，并与介质层直接接触；源端电极和漏端电极分别设置在铁电介质层的两边部分的外侧，并与超薄沟道层直接接触。
在本发明的一个实施例中，所述脉冲输入端电极、直流输入端电极、源端电极、漏端电极的材料可以采用金属钨、金属钛、金属铜、金属铝、金属铂、金属铱、金属钌、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽中的任意一种。
在本发明的一个实施例中，所述超薄沟道层可以采用Si、Ge、SiGe、GaN、GaAs和SiC中的任意一种。其厚度一般小于200nm。
在本发明的一个实施例中，所述铁电介质层的材料可以采用Hf0.5Zr0.5O2、Hf0.3Zr0.7O2、HYO、HZO、HSO、HAO、BFO、PZT、BST、ZrO2、Al2O3、ZnSnO3中的任意一种。
在本发明的一个实施例中，所述介质层的材料采用HfO2、SiO2、SiON、Si3N4、TiO2、Hf0.5Zr0.5O2、Hf0.3Zr0.7O2、HYO、HZO、HSO、HAO、BFO、PZT、BST、ZrO2、Al2O3、ZnSnO3中的任意一种。
本发明还提供了所述可重构铁电单晶体管存内布尔逻辑门的制备方法，包括如下步骤：
步骤1)，在硅衬底上制备二氧化硅层，在二氧化硅层上制备超薄沟道层，在超薄沟道层上刻蚀有源区；
步骤2)，利用淀积工艺，在超薄沟道层上方淀积介质材料形成介质层，利用溅射工艺或淀积工艺，在介质层上方生长一层电极材料，刻蚀形成直流输入端电极；
步骤3)，利用溅射工艺或淀积工艺，在有源区两端生长电极材料，剥离或刻蚀形成源端电极和漏端电极；
步骤4)，利用淀积工艺，自对准生长铁电材料形成铁电介质层，利用溅射工艺或淀积工艺，在铁电介质层上方生长一层电极材料，刻蚀形成脉冲输入端电极，完成可重构铁电单晶体管存内布尔逻辑门的制备。
在本发明的一个实施例中，步骤4)中所述的脉冲输入端电极，在步骤2)形成的直流输入端电极和步骤3)源端电极和漏端电极形成的基础上，在直流输入端电极与源端电极和漏端电极之间的间隙位置以自对准方式形成。
在本发明的一个实施例中，自对准工艺形成脉冲输入端电极。
与现有技术相比，本发明的有益效果是：
本发明利用铁电介质层非易失存储特性，以脉冲信号和直流信号分别调控超薄沟道层中的串联电阻，通过沟道层的高低阻态表征单晶体管的布尔逻辑输出，从而使单个晶体管具有逻辑计算功能和信息存储功能，且该存内布尔逻辑门能够在“或非”和“与”中切换，具有可重构的显著优势；其次，本发明具有可重构和存内计算功能，并且结构和材料均兼容集成电路硅基工艺，可用于发展高功能密度、高能效“非冯”存算一体架构，有望成为后摩尔时代理想的存内计算集成电路的基本单元。
附图说明
图1为本发明可重构铁电单晶体管存内布尔逻辑门的结构示意图(立体图)。
图2为图1中A-A’截面图。
图3为可重构铁电单晶体管存内布尔逻辑门形成“与”门状态时的沟道高低阻态受两个输入端调控的原理示意图。
图4为可重构铁电单晶体管存内布尔逻辑门形成“或非”门状态时的沟道高低阻态受两个输入端调控的原理示意图。
图5为可重构铁电单晶体管存内布尔逻辑门的制备流程示意图。
图中：1、脉冲输入端电极，2、铁电介质层，3、直流输入端电极，4、介质层，5、源端电极，6、漏端电极，7、超薄沟道层，8、二氧化硅层，9、硅衬底。
具体实施方式
下面结合附图和实施例详细说明本发明的实施方式。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本发明保护的范围。
本领域技术人员应理解的是，在本发明的揭露中，术语“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”等指示的方位或位置关系是基于附图所示的方位或位置关系，其仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此上述术语不能理解为对本发明的限制。
可以理解的是，术语“一”应理解为“至少一”或“一个或多个”，即在一个实施例中，一个元件的数量可以为一个，而在另外的实施例中，该元件的数量可以为多个，术语“一”不能理解为对数量的限制。
如图1和图2所示，图1和图2为可重构铁电单晶体管存内布尔逻辑门的结构示意图，可重构铁电单晶体管存内布尔逻辑门包括脉冲输入端电极1、铁电介质层2、直流输入端电极3、介质层4、源端电极5、漏端电极6、超薄沟道层7、二氧化硅层8和硅衬底9。
本发明中，硅衬底9的最底层的部分，二氧化硅层8设置在硅衬底9上，超薄沟道层7设置在二氧化硅层8上。铁电介质层2、介质层4、源端电极5和漏端电极6均设置在超薄沟道层7上，铁电介质层2的一部分与超薄沟道层7不接触，介质层4位于该部分的下方，且直流输入端电极3位于该部分的下方与介质层4的上方，并与介质层4直接接触。脉冲输入端电极1设置在铁电介质层2的上方。
其中，超薄沟道层7的高低阻态代表了单晶体管的布尔逻辑输出；脉冲输入端电极1和直流输入端电极3则分别调控超薄沟道层7中的串联电阻；铁电介质层2的极化状态存储了脉冲输入端电极1的信息，从而在脉冲结束后持续调控串联电阻阻态。
本发明的一种具体结构，铁电介质层2的截面整体呈凸字形，其两边部分下表面与超薄沟道层7的上表面直接接触，中间部分向上凸起，介质层4设置在凸起部分的下方，并与超薄沟道层7的上表面直接接触，直流输入端电极3设置在介质层4的上方，并与介质层4的上表面直接接触，同时可以与铁电介质层2凸起部分的下表面直接接触，直流输入端电极3可向外引出。源端电极5和漏端电极6分别设置在铁电介质层2的两边部分的外侧，并与超薄沟道层7的上表面直接接触。示例地，源端电极5和漏端电极6关于铁电介质层2的凸起部分对称。
在本发明的实施例中，脉冲输入端电极1、直流输入端电极3、源端电极5和漏端电极6均采用金属材料制成。具体的，脉冲输入端电极1、直流输入端电极3、源端电极5和漏端电极6的材料采用金属钨、金属钛、金属铜、金属铝、金属铂、金属铱、金属钌、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽中的任意一种。
超薄沟道层7可采用本征半导体、P型轻掺杂半导体或者N型轻掺杂半导体，具体的，超薄沟道层7的材料可采用Si、Ge、SiGe、GaN、GaAs和SiC中的任意一种。其厚度范围一般小于200nm。
铁电介质层3的材料采用Hf0.5Zr0.5O2、Hf0.3Zr0.7O2、HYO、HZO、HSO、HAO、BFO、PZT、BST、ZrO2、Al2O3、ZnSnO3中的任意一种。其中，HZO为掺杂锆的氧化铪，BFO为铁酸铋，PZT为锆钛酸铅，ZrO2为二氧化锆，Al2O3为氧化铝，ZnSnO3为锡酸锌，HSO为掺杂硅的氧化铪、HAO为掺杂铝的氧化铪、BST为钛酸锶钡、HYO为掺杂钇的氧化铪。
介质层4的材料采用HfO2、SiO2、SiON、Si3N4、TiO2、Hf0.5Zr0.5O2、Hf0.3Zr0.7O2、HYO、HZO、HSO、HAO、BFO、PZT、BST、ZrO2、Al2O3、ZnSnO3中的任意一种。
图3和图4为可重构铁电单晶体管存内布尔逻辑门的沟道高低阻态受两个输入端调控的原理示意图，以超薄沟道层7采用本征半导体为例：
1)当源端电极5接地，漏端电极6接通电源电压时，超薄沟道层7中主要载流子为电子，电子聚集表现为沟道串联电阻低阻态，空穴聚集表现为沟道串联电阻高阻态，此时可重构铁电单晶体管工作在存内逻辑“与”门状态。
向脉冲输入端电极1施加正脉冲，铁电介质层2中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层7内的电子与铁电介质层2内部的极化电荷发生响应，控制沟道对应区域的电阻为低阻态；向直流输入端电极3施加正向电压，吸引超薄沟道层7内的电子聚集，控制沟道对应区域的电阻为低阻态，当超薄沟道层7中由脉冲输入端电极1和直流输入端电极3调控的串联电阻都呈低阻态，此时可重构铁电单晶体管存内逻辑门的逻辑状态为“1”。
向脉冲输入端电极1施加正脉冲，铁电介质层2中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层7内的电子与铁电介质层2内部的极化电荷发生响应，控制沟道对应区域的电阻为低阻态；向直流输入端电极3施加负向电压，吸引超薄沟道层7内的空穴聚集，控制沟道对应区域的电阻为高阻态，此时可重构铁电单晶体管存内逻辑门的逻辑状态为“0”。
向脉冲输入端电极1施加负脉冲，铁电介质层2中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层7内的空穴与铁电介质层2内部的极化电荷发生响应，控制沟道对应区域的电阻为高阻态；向直流输入端电极3施加正向电压，吸引超薄沟道层7内的电子聚集，控制沟道对应区域的电阻为低阻态，此时可重构铁电单晶体管存内逻辑门的逻辑状态为“0”。
向脉冲输入端电极1施加负脉冲，铁电介质层2中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层7内的空穴与铁电介质层2内部的极化电荷发生响应，控制沟道对应区域的电阻为高阻态；向直流输入端电极3施加负向电压，吸引超薄沟道层7内的空穴聚集，控制沟道对应区域的电阻为高阻态，此时可重构铁电单晶体管存内逻辑门的逻辑状态为“0”。
2)当源端电极5接通电源电压，漏端电极6接地时，超薄沟道层7中主要载流子为空穴，电子聚集表现为沟道串联电阻高阻态，空穴聚集表现为沟道串联电阻低阻态，此时可重构铁电单晶体管工作在存内逻辑“或非”门状态。
向脉冲输入端电极1施加负脉冲，铁电介质层2中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层7内的空穴与铁电介质层2内部的极化电荷发生响应，控制沟道对应区域的电阻为低阻态；向直流输入端电极3施加负向电压，吸引超薄沟道层7内的空穴聚集，控制沟道对应区域的电阻为低阻态，当超薄沟道层7中由脉冲输入端电极1和直流输入端电极3调控的串联电阻都呈低阻态，此时可重构铁电单晶体管存内逻辑门的逻辑状态为“1”。
向脉冲输入端电极1施加正脉冲，铁电介质层2中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层7内的电子与铁电介质层2内部的极化电荷发生响应，控制沟道对应区域的电阻为高阻态；向直流输入端电极3施加负向电压，吸引超薄沟道层7内的空穴聚集，控制沟道对应区域的电阻为低阻态，此时可重构铁电单晶体管存内逻辑门的逻辑状态为“0”。
向脉冲输入端电极1施加负脉冲，铁电介质层2中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层7内的空穴与铁电介质层2内部的极化电荷发生响应，控制沟道对应区域的电阻为低阻态；向直流输入端电极3施加正向电压，吸引超薄沟道层7内的电子聚集，控制沟道对应区域的电阻为高阻态，此时可重构铁电单晶体管存内逻辑门的逻辑状态为“0”。
向脉冲输入端电极1施加正脉冲，铁电介质层2中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层7内的电子与铁电介质层2内部的极化电荷发生响应，控制沟道对应区域的电阻为高阻态；向直流输入端电极3施加正向电压，吸引超薄沟道层7内的电子聚集，控制沟道对应区域的电阻为高阻态，此时可重构铁电单晶体管存内逻辑门的逻辑状态为“0”。
当超薄沟道层7采用P型或N型轻掺杂半导体时，原理同上。综上所述，通过脉冲输入端电极11施加脉冲和直流输入端电极3施加电压，调控超薄沟道层7中的串联电阻，通过沟道层的高低阻态表征单晶体管的布尔逻辑输出，从而使单个晶体管具有逻辑计算功能和信息存储功能，且该存内布尔逻辑门能够根据源端电极5和漏端电极6的电压设置在“或非”和“与”中切换。
本发明利用铁电介质层非易失存储特性，以脉冲信号和直流信号分别调控超薄沟道层中的串联电阻，通过沟道层的高低阻态表征单晶体管的布尔逻辑输出，从而使单个晶体管具有逻辑计算功能和信息存储功能，且该存内布尔逻辑门能够在“或非”和“与”中切换，具有可重构的显著优势；其次，本发明具有可重构和存内计算功能，并且结构和材料均兼容集成电路硅基工艺，可用于发展高功能密度、高能效“非冯”存算一体架构，有望成为后摩尔时代理想的存内计算集成电路的基本单元。
参见图5，本发明还提供了该可重构铁电单晶体管存内布尔逻辑门的制备方法，包括如下具体步骤：
步骤1)，在硅衬底9上制备二氧化硅层8，在二氧化硅层8上制备超薄沟道层7，在超薄沟道层7上刻蚀有源区，如图5；
步骤2)，利用淀积工艺，在超薄沟道层7上方淀积介质材料形成介质层4，利用溅射工艺或淀积工艺，在介质层4上方生长一层电极材料，刻蚀形成直流输入端电极3，如图5；
步骤3)，利用溅射工艺或淀积工艺，有源区两端生长电极材料，剥离或刻蚀形成源端电极5和漏端电极6，如图5；
步骤4)，利用淀积工艺，自对准生长铁电材料形成铁电介质层2，利用溅射工艺或淀积工艺，在铁电介质层2上方生长一层电极材料，刻蚀形成脉冲输入端电极1，完成可重构铁电单晶体管存内布尔逻辑门的制备，如图5。
其中，步骤4)中所述的脉冲输入端电极，在步骤2形成的直流输入端电极3和步骤3源端电极5和漏端电极6形成的基础上，在直流输入端电极3与源端电极5和漏端电极6之间的间隙位置以自对准方式形成。脉冲输入端电极1也同样可采用自对准工艺形成。
以下给出三种基于不同材料的可重构铁电单晶体管存内布尔逻辑门的制备方法的具体实施例。
实施例1：
以Hf0.5Zr0.5O2制作铁电介质层2，以Si作为超薄沟道层，以金属钨作为脉冲输入端电极1、直流输入端电极3、源端电极5和漏端电极6的材料，具体制作方法如下：
步骤一：在本征Si超薄沟道层7上刻蚀有源区。
步骤二：在超薄沟道层7上方淀积介质材料形成介质层4，在介质层4上方生长一层电极材料，刻蚀形成直流输入端电极3；
该步骤中，利用反应溅射工艺，先使用分子泵或冷泵对反应腔体抽真空，直至反应腔体中的真空压强到达0.02托，再在溅射功率为350W、氩气压力为5毫托条件下，使用金属钨作为靶材对介质层4上表面进行均匀溅射，在其表面淀积一层金属钨，从而形成直流输入端电极3。
步骤三：通过溅射工艺在有源区两端生长电极材料，剥离或刻蚀形成源端电极5和漏端电极6；
该步骤中，利用反应溅射工艺，先使用分子泵或冷泵对反应腔体抽真空，直至反应腔体中的真空压强到达0.02托，再在溅射功率为350W、氩气压力5毫托条件下，使用金属钨作为靶材对超薄沟道表面7表面进行均匀溅射，在其表面淀积一层金属钨，形成源端电极5和漏端电极6。
步骤四：自对准生长铁电材料形成铁电介质层2，在铁电介质层2上方生长一层电极材料，刻蚀形成脉冲输入端电极1，完成可重构铁电单晶体管存内布尔逻辑门的制备；
该步骤中，利用原子层淀积工艺，先将离子水作为氧源，四乙基甲基氨基铪(TEMAHf)作为铪前驱体源，四乙基甲基氨基锆(TEMAZr)作为锆前驱体源，温度升高至573K；再通过调节铪前驱体源和锆前驱体源的脉冲比例，在超薄沟道层7的上表面生长出Zr组分为0.5的Hf0.5Zr0.5O2铁电材料薄膜，形成铁电介质层2。
该步骤中，利用反应溅射工艺，先使用分子泵或冷泵对反应腔体抽真空，直至反应腔体中的真空压强到达0.02托，再在溅射功率为350W、氩气压力5毫托条件下，使用金属钨作为靶材对超薄沟道表面7表面进行均匀溅射，在其表面淀积一层金属钨，形成脉冲输入端电极1，并完成可重构铁电单晶体管存内布尔逻辑门的制备。
实施例2：
以HYO铁电材料制作铁电介质层2，以Ge衬底制作超薄沟道表面7，以金属钛作为脉冲输入端电极1、直流输入端电极3、源端电极5和漏端电极6的材料，具体制作方法如下：
步骤一：以N型轻掺杂半导体Ge超薄沟道层7上刻蚀有源区。
步骤二：在超薄沟道层7上方淀积介质材料形成介质层4，在介质层4上方生长一层电极材料，刻蚀形成直流输入端电极3；
该步骤中，利用反应溅射工艺，先使用分子泵或冷泵对反应腔体抽真空，直至反应腔体中的真空压强到达0.02托，再在溅射功率为350W、氩气压力5毫托条件下，使用金属钛作为靶材对超薄沟道层7表面进行均匀溅射，在其表面淀积一层金属钛，形成直流输入端电极3。
步骤三：在有源区两端溅射生长电极材料，剥离或刻蚀形成源端电极5和漏端电极6。
该步骤中，利用反应溅射工艺，先使用分子泵或冷泵对反应腔体抽真空，直至反应腔体中的真空压强到达0.02托，再在溅射功率为350W、氩气压力为5毫托条件下，使用金属钛作为靶材对超薄沟道层7表面进行均匀溅射，在其表面淀积一层金属钛，从而形成源端电极5和漏端电极6。
步骤四：自对准生长铁电材料形成铁电介质层2，在铁电介质层2上方生长一层电极材料，刻蚀形成脉冲输入端电极1，完成可重构铁电单晶体管存内布尔逻辑门的制备；
利用脉冲激光溅射沉积工艺，通过双靶(HfO2陶瓷靶99.99％、Y2O3陶瓷靶99.99％)交替溅射沉积以在超薄沟道层7表面形成HYO材料薄膜，通过退火工艺使将HYO材料结晶，形成铁电介质层2。
该步骤中，利用反应溅射工艺，先使用分子泵或冷泵对反应腔体抽真空，直至反应腔体中的真空压强到达0.02托，再在溅射功率为350W、氩气压力5毫托条件下，使用金属钛作为靶材对铁电介质层2表面进行均匀溅射，在其表面淀积一层金属钛，形成脉冲输入端电极1，并完成可重构铁电单晶体管存内布尔逻辑门的制备。
实施例3：
以Hf0.3Zr0.7O2材料制作铁电介质层2，以Si衬底制作半导体层2，以金属铜作为底电极1和顶电机4的材料，具体制作方法如下：
步骤一：以N型轻掺杂半导体Si超薄沟道层7上刻蚀有源区。
步骤二：在超薄沟道层7上方淀积介质材料形成介质层4，在介质层4上方生长一层电极材料，刻蚀形成直流输入端电极3；
该步骤中，该步骤中，利用反应溅射工艺，先使用分子泵或冷泵对反应腔体抽真空，直至反应腔体中的真空压强到达0.02托，再在溅射功率为350W、氩气压力为5毫托条件下，使用金属铜作为靶材对超薄沟道层7表面进行均匀溅射，在其表面淀积一层金属铜，从而形成直流输入端电极3。
步骤三：利用溅射工艺在有源区两端生长电极材料，剥离或刻蚀形成源端电极5和漏端电极6；
该步骤中，该步骤中，利用反应溅射工艺，先使用分子泵或冷泵对反应腔体抽真空，直至反应腔体中的真空压强到达0.02托，再在溅射功率为350W、氩气压力为5毫托条件下，使用金属铜作为靶材超薄沟道层7表面进行均匀溅射，在其表面淀积一层金属铜，从而形成源端电极5和漏端电极6。
步骤四：自对准生长铁电材料形成铁电介质层2，在铁电介质层2上方生长一层电极材料，刻蚀形成脉冲输入端电极1，完成可重构铁电单晶体管存内布尔逻辑门的制备。
该步骤中，利用原子层淀积工艺，先将离子水作为氧源，四乙基甲基氨基铪(TEMAHf)作为铪前驱体源，四乙基甲基氨基锆(TEMAZr)作为锆前驱体源，温度升高至300摄氏度；再通过调节铪前驱体源和锆前驱体源的脉冲比例，在超薄沟道层7表面生长出Zr组分为0.7的Hf0.3Zr0.7O2铁电材料薄膜，形成铁电介质层2。
该步骤中，利用反应溅射工艺，先使用分子泵或冷泵对反应腔体抽真空，直至反应腔体中的真空压强到达0.02托，再在溅射功率为350W、氩气压力5毫托条件下，使用金属铜作为靶材对铁电介质层2表面进行均匀溅射，在其表面淀积一层金属铜，形成脉冲输入端电极1，并完成可重构铁电单晶体管存内布尔逻辑门的制备。
本发明的可重构铁电单晶体管存内布尔逻辑门，可作为后摩尔时代集成电路的基础单元，实现运算、存储和存内计算功能。
本发明不局限于上述最佳实施方式，任何人在本发明的启示下都可得出其他各种形式的产品，但不论在其形状或结构上作任何变化，凡是具有与本申请相同或相近似的技术方案，均落在本发明的保护范围之内。

Claims (10)

1.一种可重构铁电单晶体管存内布尔逻辑门，其特征在于，包括硅衬底(9)，所述硅衬底(9)上设置二氧化硅层(8)，所述二氧化硅层(8)上设置超薄沟道层(7)，所述超薄沟道层(7)上设置铁电介质层(2)、介质层(4)、源端电极(5)和漏端电极(6)，所述铁电介质层(2)的一部分的下方与介质层(4)的上方之间设置有直流输入端电极(3)，所述铁电介质层(2)的上方设置脉冲输入端电极(1)；其中，所述超薄沟道层(7)的高低阻态代表了单晶体管的布尔逻辑输出；所述脉冲输入端电极(1)和直流输入端电极(3)分别调控超薄沟道层(7)中的串联电阻；所述铁电介质层(2)的极化状态存储了脉冲输入端电极(1)的信息，从而在脉冲结束后持续调控串联电阻阻态。
2.根据权利要求1所述可重构铁电单晶体管存内布尔逻辑门，其特征在于，所述超薄沟道层(7)选用本征半导体或轻掺杂半导体；
当源端电极(5)接地，漏端电极(6)接通电源电压时，超薄沟道层(7)中主要载流子为电子，电子聚集表现为沟道串联电阻低阻态，空穴聚集表现为沟道串联电阻高阻态，可重构铁电单晶体管以存内逻辑“与”门模式工作；在“与”门模式下：向脉冲输入端电极(1)施加正脉冲，铁电介质层(2)中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层(7)内的电子与铁电介质层(2)内部的极化电荷发生响应，控制沟道对应区域的电阻为低阻态；同时向直流输入端电极(3)施加正向电压，吸引超薄沟道层(7)内的电子聚集，控制沟道对应区域的电阻为低阻态，当超薄沟道层(7)中由脉冲输入端电极(1)和直流输入端电极(3)调控的串联电阻都呈低阻态，此时可重构铁电单晶体管存内逻辑门在脉冲输入端电极(1)和直流输入端电极(3)都为正向输入时，逻辑状态为“1”；
当源端电极(5)接通电源电压，漏端电极(6)接地时，超薄沟道层(7)中主要载流子为空穴，电子聚集表现为沟道串联电阻高阻态，空穴聚集表现为沟道串联电阻低阻态，可重构铁电单晶体管以存内逻辑“或非”门模式工作；在“或非”门模式下：向脉冲输入端电极(1)施加负脉冲，铁电介质层(2)中大部分极化电荷发生翻转，极化状态发生改变，超薄沟道层(7)内的空穴与铁电介质层(2)内部的极化电荷发生响应，控制沟道对应区域的电阻为低阻态；同时向直流输入端电极(3)施加负向电压，吸引超薄沟道层(7)内的空穴聚集，控制沟道对应区域的电阻为低阻态，当超薄沟道层(7)中由脉冲输入端电极(1)和直流输入端电极(3)调控的串联电阻都呈低阻态，此时可重构铁电单晶体管存内逻辑门在脉冲输入端电极(1)和直流输入端电极(3)都为负向输入时，逻辑状态为“1”。
3.根据权利要求1所述可重构铁电单晶体管存内布尔逻辑门，其特征在于，所述铁电介质层(2)的两边部分下表面与超薄沟道层(7)直接接触，中间部分向上凸起，介质层(4)设置在凸起部分的下方，并与超薄沟道层(7)直接接触，直流输入端电极(3)设置在介质层(4)的上方，并与介质层(4)直接接触；源端电极(5)和漏端电极(6)分别设置在铁电介质层(2)的两边部分的外侧，并与超薄沟道层(7)直接接触。
4.根据权利要求1所述可重构铁电单晶体管存内布尔逻辑门，其特征在于，所述脉冲输入端电极(1)、直流输入端电极(3)、源端电极(5)、漏端电极(6)的材料采用金属钨、金属钛、金属铜、金属铝、金属铂、金属铱、金属钌、氮化钨、氮化钛、氮化钽、氧化铱、氧化钌、碳化钨、碳化钛、硅化钨、硅化钛和硅化钽中的任意一种；所述介质层(4)的材料采用HfO2、SiO2、SiON、Si3N4、TiO2、Hf0.5Zr0.5O2、Hf0.3Zr0.7O2、HYO、HZO、HSO、HAO、BFO、PZT、BST、ZrO2、Al2O3、ZnSnO3中的任意一种。
5.根据权利要求1所述可重构铁电单晶体管存内布尔逻辑门，其特征在于，所述铁电介质层(2)的材料采用Hf0.5Zr0.5O2、Hf0.3Zr0.7O2、HYO、HZO、HSO、HAO、BFO、PZT、BST、ZrO2、Al2O3、ZnSnO3中的任意一种。
6.根据权利要求1所述可重构铁电单晶体管存内布尔逻辑门，其特征在于，所述超薄沟道层(7)采用Si、Ge、SiGe、GaN、GaAs和SiC中的任意一种。
7.根据权利要求1或6所述可重构铁电单晶体管存内布尔逻辑门，其特征在于，所述超薄沟道层(7)的厚度小于200nm。
8.权利要求1所述可重构铁电单晶体管存内布尔逻辑门的制备方法，特征在于，包括如下步骤：
步骤1)，在硅衬底(9)上制备二氧化硅层(8)，在二氧化硅层(8)上制备超薄沟道层(7)，在超薄沟道层(7)上刻蚀有源区；
步骤2)，利用淀积工艺，在超薄沟道层(7)上方淀积介质材料形成介质层(4)，利用溅射工艺或淀积工艺，在介质层(4)上方生长一层电极材料，刻蚀形成直流输入端电极(3)；
步骤3)，利用溅射工艺或淀积工艺，在有源区两端生长电极材料，剥离或刻蚀形成源端电极(5)和漏端电极(6)；
步骤4)，利用淀积工艺，自对准生长铁电材料形成铁电介质层(2)，利用溅射工艺或淀积工艺，在铁电介质层(2)上方生长一层电极材料，刻蚀形成脉冲输入端电极(1)，完成可重构铁电单晶体管存内布尔逻辑门的制备。
9.根据权利要求8所述可重构铁电单晶体管存内布尔逻辑门的制备方法，其特征在于，步骤4)中所述的脉冲输入端电极，在步骤2)形成的直流输入端电极(3)和步骤3)源端电极(5)和漏端电极(6)形成的基础上，在直流输入端电极(3)与源端电极(5)和漏端电极(6)之间的间隙位置以自对准方式形成。
10.根据权利要求9所述可重构铁电单晶体管存内布尔逻辑门的制备方法，其特征在于，自对准工艺形成脉冲输入端电极(1)。
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