CN116306459B - 量子芯片版图的引脚布置方法、系统、介质及设备 - Google Patents

量子芯片版图的引脚布置方法、系统、介质及设备 Download PDF

Info

Publication number
CN116306459B
CN116306459B CN202310180679.6A CN202310180679A CN116306459B CN 116306459 B CN116306459 B CN 116306459B CN 202310180679 A CN202310180679 A CN 202310180679A CN 116306459 B CN116306459 B CN 116306459B
Authority
CN
China
Prior art keywords
pin
rectangular frame
endpoints
edge
limit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202310180679.6A
Other languages
English (en)
Other versions
CN116306459A (zh
Inventor
李舒啸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Benyuan Scientific Instrument Chengdu Technology Co ltd
Original Assignee
Benyuan Scientific Instrument Chengdu Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Benyuan Scientific Instrument Chengdu Technology Co ltd filed Critical Benyuan Scientific Instrument Chengdu Technology Co ltd
Priority to CN202310180679.6A priority Critical patent/CN116306459B/zh
Publication of CN116306459A publication Critical patent/CN116306459A/zh
Application granted granted Critical
Publication of CN116306459B publication Critical patent/CN116306459B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/392—Floor-planning or layout, e.g. partitioning or placement
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/39—Circuit design at the physical level
    • G06F30/394—Routing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06N—COMPUTING ARRANGEMENTS BASED ON SPECIFIC COMPUTATIONAL MODELS
    • G06N10/00—Quantum computing, i.e. information processing based on quantum-mechanical phenomena
    • G06N10/20—Models of quantum computing, e.g. quantum circuits or universal quantum computers

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Evolutionary Computation (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Artificial Intelligence (AREA)
  • Mathematical Optimization (AREA)
  • Architecture (AREA)
  • Computational Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Data Mining & Analysis (AREA)
  • Mathematical Analysis (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Pure & Applied Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Software Systems (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

本发明公开了一种量子芯片版图的引脚布置方法、系统、存储介质及电子设备。引脚布置方法包括：获取量子芯片版图上信号传输线的端点，并设置包围所有端点的限位矩形框；选择距离限位矩形框的边线在第一间距内的端点作为引脚端点；基于限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，各边缘的引脚插入点从内向外排列为两排，两排引脚插入点交错设置；在每一引脚插入点生成引脚图形。通过上述方式，本发明能够提高引脚图形的绘制效率，并避免出错，可以大大降低设计人员的劳动强度和时间成本。

Description

量子芯片版图的引脚布置方法、系统、介质及设备
技术领域
本发明涉及集成电路设计技术领域，特别是涉及一种量子芯片版图的引脚布置方法、系统、存储介质及电子设备。
背景技术
量子芯片版图设计中，在量子比特、谐振腔、信号传输线等关键器件图形绘制完成后，还需要绘制用于表示信号输入、输出引脚的引脚图形。在量子芯片版图上，关键器件图形通常布置在版图中心，而引脚图形布置在版图的四周，所以引脚图形需要排布紧凑减少版图占用空间。
本申请的发明人在长期的研发中发现，现阶段引脚图形由设计人员手动绘制，需要在版图四周狭小的区域内手动绘制引脚图形，绘制过程既要保证引脚图形的数量准确，又要保证引脚图形排布紧凑，还要保证引脚图形不能覆盖到版图上的其他图形或者相互覆盖。在一些大规模的版图中，需要绘制数以万计的引脚图形，手动绘制过程的效率非常低且容易出错。
发明内容
本发明的目的是提供一种量子芯片版图的引脚布置方法、系统、存储介质及电子设备，以解决现有技术绘制引脚图形效率低且容易出错的问题，能够提高引脚图形的绘制效率，并避免出错。
为解决上述技术问题，本发明提供一种量子芯片版图的引脚布置方法，包括：
获取量子芯片版图上信号传输线的端点，并设置包围所有端点的限位矩形框；
选择距离所述限位矩形框的边线在第一间距内的端点作为引脚端点；
基于所述限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，各边缘的引脚插入点从内向外排列为两排，两排引脚插入点交错设置；
在每一所述引脚插入点生成引脚图形。
优选的，还包括：
将每一所述引脚端点的位置移动至与对应的引脚图形上的关键点重合
优选的，移动每一所述引脚端点的位置时，所述引脚端点所在的信号传输线上的其它端点的位置保持不变。
优选的，同一边缘的引脚图形的朝向相同，相对的两边缘的引脚图形的朝向互为相反。
优选的，每一边缘的引脚图形的朝向均向所述限位矩形框内。
优选的，每一排的相邻两个引脚插入点的间距均为第二间距。
优选的，所述选择距离所述限位矩形框的边线在第一间距内的端点作为引脚端点，包括：
从所述限位矩形框的四条边线中选择一条未检测过的作为检测边线；
检测未作为引脚端点的端点与检测边线的距离是否在第一间距内；
如果所述距离在第一间距内，则将对应的端点作为引脚端点，否则重复所述检测未作为引脚端点的所有端点与检测边线的距离的步骤，直至检测完未作为引脚端点的所有端点；
重复所述从所述限位矩形框的四条边线中选择一条未检测过的作为检测边线的步骤。
优选的，所述将对应的端点作为引脚端点，还包括：
将所述引脚端点与对应的检测边线关联。
优选的，所述基于所述限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，包括：
在所述限位矩形框外围设置与所述限位矩形框的对应边线平行且中心重合的布图矩形框；
对所述限位矩形框的每一边线关联的引脚端点进行排序；
在距离所述布图矩形框的每一边线第三间距处生成一排与所述限位矩形框的对应边线所关联的序号为奇数的引脚端点一一对应的引脚插入点，以及在距离所述布图矩形框的每一边线第四间距处生成一排与所述限位矩形框的对应边线所关联的序号为偶数的引脚端点一一对应的引脚插入点。
优选的，所有引脚插入点均位于所述布图矩形框内。
优选的，所述第三间距小于所述第四间距。
为解决上述技术问题，本发明还提供一种量子芯片版图的引脚布置系统，包括：
端点获取模块，用于获取量子芯片版图上信号传输线的端点，并设置包围所有端点的限位矩形框；
端点选择模块，用于选择距离所述限位矩形框的边线在第一间距内的端点作为引脚端点；
点位生成模块，用于基于所述限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，各边缘的引脚插入点从内向外排列为两排，两排引脚插入点交错设置；
图形构建模块，用于在每一所述引脚插入点生成引脚图形。
为解决上述技术问题，本发明还提供一种存储介质，所述存储介质中存储有计算机程序，所述计算机程序被设置为运行时执行前述任一种所述的量子芯片版图的引脚布置方法。
为解决上述技术问题，本发明还提供一种电子设备，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行前述任一种所述的量子芯片版图的引脚布置方法。
区别于现有技术的情况，本发明提供的量子芯片版图的引脚布置方法通过在获取信号传输线的端点后，设置包围所有端点的限位矩形框，选择满足条件的端点作为引脚端点，基于限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，最后在每一引脚插入点生成引脚图形，由于引脚图形依靠限位矩形框自动生成，从而能够提高引脚图形的绘制效率，并避免出错，可以大大降低设计人员的劳动强度和时间成本。
本发明提供的量子芯片版图的引脚布置系统、存储介质及电子设备，与量子芯片版图的引脚布置方法属于同一发明构思，因此具有相同的有益效果，在此不再赘述。
附图说明
图1为本发明实施例提供的量子芯片版图的引脚布置方法的流程示意图。
图2为设置包围信号传输线所有端点的限位矩形框后的示意图。
图3为基于限位矩形框生成引脚插入点后的示意图。
图4为在引脚插入点生成引脚图形后的示意图。
图5为引脚端点移动到引脚图形上的关键点后的示意图。
图6为图1所示的步骤S2的具体流程示意图。
图7为图1所示的步骤S3的具体流程示意图。
图8为布图矩形框与引脚图形的距离的示意图。
图9为在一个具体应用中，生成的引脚图形的示意图。
图10为图9中D区域的放大示意图。
图11为本发明实施例提供的量子芯片版图的引脚布置系统的原理框图。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
在本发明的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”等指示的方位或者位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
请参考图1，本发明实施例提供了一种量子芯片版图的引脚布置方法。该引脚布置方法包括：
S1：获取量子芯片版图上信号传输线的端点，并设置包围所有端点的限位矩形框。
其中，在版图设计中，信号传输线的绘制过程是先绘制信号传输线要经过的路径点，然后在两两路径点之间生成线段，从而组成完整的信号传输线。因此，量子芯片版图包含了信号传输线的路径点的信息，信号传输线的端点为信号传输线两端的路径点，从而可以获取到信号传输线的端点。
限位矩形框可以根据所有端点的位置自动设置，例如根据坐标系中所有端点的坐标确定最小所有端点的最小外接矩形框，将最小外接矩形框按照预定比例进行放大得到限位矩形框，或者将最小外接矩形框的每条边线按照预定长度进行拉伸得到限位矩形框。限位矩形框还可以响应于用户的指令设置，例如，用户在量子芯片版图上进行框选操作设置限位矩形框，或者用户输入限位矩形框的四个顶点坐标设置限位矩形框。
如图2所示，量子芯片版图具有多条信号传输线PATH，这些信号传输线PATH的端点为A，设置限位矩形框BOX1后，限位矩形框BOX1包围所有端点A。
S2：选择距离限位矩形框的边线在第一间距内的端点作为引脚端点。
其中，第一间距可以根据实际需要设置。只要端点与限位矩形框的任一边线的距离在第一间距内，该端点就作为引脚端点。端点与限位矩形框的任一边线的距离是指端点到边线的垂线长度。
如图3所示，一些端点A距离限位矩形框的边线在第一间距L1内，这些端点A作为引脚端点B，而距离限位矩形框的边线超过第一间距L1的端点A不会作为引脚端点，例如图中有两个端点A分别距离左边线和下边线超过第一间距L1。
S3：基于限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，各边缘的引脚插入点从内向外排列为两排，两排引脚插入点交错设置。
其中，所有端点的四周边缘与限位矩形框的四条边线平行，在所有端点的四周边缘生成两排引脚插入点，可以理解为所有端点的四周每一边缘都生成两排引脚插入点。各边缘的每一排的引脚插入点与限位矩形框的对应边线平行。如图3所示，所有端点的四周边缘都分别生成两排引脚插入点C，引脚插入点C与引脚端点B一一对应。
在本实施例中，每一排的相邻两个引脚插入点的间距均为第二间距。第二间距可以根据实际需要设置。如图3所示，每一排的相邻两个引脚插入点的间距为第二间距L2，
S4：在每一引脚插入点生成引脚图形。
其中，在生成引脚图形时，引脚插入点可以为引脚图形内部或者边缘的点，本实施例优选为引脚图形上的点。如图4所示的一种引脚图形，在引脚插入点C生成引脚图形S后，引脚插入点C与引脚图形S尖端的顶点重合，即引脚插入点C为引脚图形S尖端的顶点。
在本申请的一些实施例中，同一边缘的引脚图形的朝向相同，相对的两边缘的引脚图形的朝向互为相反。如果引脚图形为不规则的图形，那么需要定义引脚图形的朝向，通过设置引脚图形的朝向，可以使得量子芯片版图更加规整。优选地，每一边缘的引脚图形的朝向均向限位矩形框内。如图4所示，各边缘的引脚图形S的朝向均向限位矩形框BOX1内，即引脚图形S的尖端朝向限位矩形框BOX1内。
在引脚图形S生成后，还需要引脚图形S与对应的信号传输线PATH连接，为了进一步提高绘图效率，在本实施例中，引脚布置方法还包括：将每一引脚端点的位置移动至与对应的引脚图形上的关键点重合。引脚图形上的关键点是用于进行信号输入、输出的点。如果关键点刚好为引脚插入点，那么引脚端点的位置就会与引脚插入点重合。例如关键点为图5所示的引脚图形S尖端的顶点，最终每条信号传输线PATH的端点与对应的引脚图形S尖端的顶点重合。
随着引脚端点的位置，信号传输线上引脚端点所在的线段的长度、斜率也会相应发生变化，信号传输线也就会发生变形。为了尽量减少信号传输线的变形，在本实施例中，移动每一引脚端点的位置时，引脚端点所在的信号传输线上的其它端点的位置保持不变。
在一些其他的实施例中，还可以在每个引脚端点B和引脚图形上的关键点之间生成新的线段来实现连接。
通过上述方式，本发明实施例提供的量子芯片版图的引脚布置方法通过在获取信号传输线的端点后，设置包围所有端点的限位矩形框，选择满足条件的端点作为引脚端点，基于限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，最后在每一引脚插入点生成引脚图形，由于引脚图形依靠限位矩形框自动批量生成，无需用户手动绘制引脚图形，只需要用户设置合适的第一间距和限位矩形框，使引脚图形不覆盖其他图形或者相互覆盖即可，从而能够提高引脚图形的绘制效率，并避免出错，可以大大降低设计人员的劳动强度和时间成本。
进一步的，引脚图形不仅生成在版图四周边缘，而且每个边缘的引脚图形从内向外排列为两排，两排引脚图形交错设置，很大程度上减小了引脚图形的版图占用空间。
本发明另一实施例提供了一种量子芯片版图的引脚布置方法。本实施例的量子芯片版图的引脚布置方法以前述实施例的量子芯片版图的引脚布置方法为基础，包括前述实施例的全部技术特征。请参考图6，本实施例的引脚布置方法中，选择距离限位矩形框的边线在第一间距内的端点作为引脚端点，即步骤S2，包括：
S21：从限位矩形框的四条边线中选择一条未检测过的作为检测边线。
其中，限位矩形框的四条边线的选择顺序可以是从左边线开始的逆时针顺序，即左边线、下边线、右边线、上边线。
S22：检测未作为引脚端点的端点与检测边线的距离是否在第一间距内。
其中，在第一条边线作为检测边线时，所有端点均未作为引脚端点。
S23：如果距离在第一间距内，则将对应的端点作为引脚端点，否则重复检测未作为引脚端点的所有端点与检测边线的距离的步骤，直至检测完未作为引脚端点的所有端点。
S24：重复从限位矩形框的四条边线中选择一条未检测过的作为检测边线的步骤。
限位矩形框的四条边线检测完之后，就可以得到引脚端点。进一步的，在本实施例中，将对应的端点作为引脚端点的步骤还包括：将引脚端点与对应的检测边线关联。
请参考图7，基于限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，即步骤S3，包括：
S31：在限位矩形框外围设置与限位矩形框的对应边线平行且中心重合的布图矩形框。
其中，布图矩形框的每条边线与限位矩形框的对应边线的距离优选为相等。
S32：对限位矩形框的每一边线关联的引脚端点进行排序。
其中，限位矩形框的每一边线关联的引脚端点在排序上互不关联，而是各自重新排序，例如，限位矩形框的左边线关联的引脚端点从1开始排序，限位矩形框的下边线关联的引脚端点也从1开始排序。在某些版图设计中，信号传输线带有标记顺序，标记顺序用于确认该条信号传输线与哪一个器件连接。引脚端点的排序可以采用信号传输线的标记顺序。
S33：在距离布图矩形框的每一边线第三间距处生成一排与限位矩形框的对应边线所关联的序号为奇数的引脚端点一一对应的引脚插入点，以及在距离布图矩形框的每一边线第四间距处生成一排与限位矩形框的对应边线所关联的序号为偶数的引脚端点一一对应的引脚插入点。
其中，第三间距和第四间距可以根据实际需要设置。在一个应用中，第三间距小于第四间距。如图8所示，图中布图矩形框BOX2的边线与对应的序号为奇数的引脚插入点C的距离为第三间距L3，布图矩形框BOX2的边线与对应的序号为偶数的引脚插入点C的距离为第四间距L4。第三间距L3小于第四间距L4，序号为奇数的引脚插入点C比序号为偶数的引脚插入点C更靠近布图矩形框BOX2。引脚插入点C为引脚图形S与尖端相对一侧的中点。
引脚插入点可以生成在布图矩形框外，也可以生成在布图矩形框内，本实施例优选为，所有引脚插入点均位于布图矩形框内。
本实施例的引脚布置方法可用于规模较大的量子芯片版图，如图9所示，图中包含数百条信号传输线，在信号传输线的端点的四周边缘生成了与信号传输线的引脚端点一一对应的引脚插入点，并在引脚插入点生成了引脚图形。如图10所示，信号传输线的端点的四周各边缘的引脚图形从内向外排列为两排，两排引脚图形交错设置。
请参考图11，本发明另一实施例还提供一种量子芯片版图的引脚布置系统，该引脚布置系统包括：
端点获取模块10用于获取量子芯片版图上信号传输线的端点，并设置包围所有端点的限位矩形框。
端点选择模块20用于选择距离限位矩形框的边线在第一间距内的端点作为引脚端点。
点位生成模块30用于基于限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，各边缘的引脚插入点从内向外排列为两排，两排引脚插入点交错设置。
图形构建模块40用于在每一引脚插入点生成引脚图形。
本实施例的引脚布置系统具有与前述任一实施例的引脚布置方法相对应的技术特征，与引脚布置方法属于同一技术构思，因此，与引脚布置方法具有相同的技术效果，在此不再赘述。
本发明还提供一种存储介质，存储介质中存储有计算机程序，计算机程序被设置为运行时执行前述任一实施例的量子芯片版图的引脚布置方法。
具体的，在本实施例中，上述存储介质可以包括但不限于：U盘、只读存储器(Read-Only Memory，简称为ROM)、随机存取存储器(Random Access Memory，简称为RAM)、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。
本发明还提供一种电子设备，包括存储器和处理器，存储器中存储有计算机程序，处理器被设置为运行计算机程序以执行前述任一实施例的量子芯片版图的引脚布置方法。
具体的，存储器和处理器可以通过数据总线连接。此外，上述电子装置还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”或“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (13)

1.一种量子芯片版图的引脚布置方法，其特征在于，包括：
获取量子芯片版图上信号传输线的端点，并设置包围所有端点的限位矩形框；
选择距离所述限位矩形框的边线在第一间距内的端点作为引脚端点；
基于所述限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，各边缘的引脚插入点从内向外排列为两排，两排引脚插入点交错设置；
在每一所述引脚插入点生成引脚图形；
所述基于所述限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，包括：
在所述限位矩形框外围设置与所述限位矩形框的对应边线平行且中心重合的布图矩形框；
对所述限位矩形框的每一边线关联的引脚端点进行排序；
在距离所述布图矩形框的每一边线第三间距处生成一排与所述限位矩形框的对应边线所关联的序号为奇数的引脚端点一一对应的引脚插入点，以及在距离所述布图矩形框的每一边线第四间距处生成一排与所述限位矩形框的对应边线所关联的序号为偶数的引脚端点一一对应的引脚插入点。
2.根据权利要求1所述的引脚布置方法，其特征在于，还包括：
将每一所述引脚端点的位置移动至与对应的引脚图形上的关键点重合。
3.根据权利要求2所述的引脚布置方法，其特征在于，移动每一所述引脚端点的位置时，所述引脚端点所在的信号传输线上的其它端点的位置保持不变。
4.根据权利要求1所述的引脚布置方法，其特征在于，同一边缘的引脚图形的朝向相同，相对的两边缘的引脚图形的朝向互为相反。
5.根据权利要求4所述的引脚布置方法，其特征在于，每一边缘的引脚图形的朝向均向所述限位矩形框内。
6.根据权利要求1所述的引脚布置方法，其特征在于，每一排的相邻两个引脚插入点的间距均为第二间距。
7.根据权利要求1至6任一项所述的引脚布置方法，其特征在于，所述选择距离所述限位矩形框的边线在第一间距内的端点作为引脚端点，包括：
从所述限位矩形框的四条边线中选择一条未检测过的作为检测边线；
检测未作为引脚端点的端点与检测边线的距离是否在第一间距内；
如果所述距离在第一间距内，则将对应的端点作为引脚端点，否则重复所述检测未作为引脚端点的所有端点与检测边线的距离的步骤，直至检测完未作为引脚端点的所有端点；
重复所述从所述限位矩形框的四条边线中选择一条未检测过的作为检测边线的步骤。
8.根据权利要求7所述的引脚布置方法，其特征在于，所述将对应的端点作为引脚端点，还包括：
将所述引脚端点与对应的检测边线关联。
9.根据权利要求1所述的引脚布置方法，其特征在于，所有引脚插入点均位于所述布图矩形框内。
10.根据权利要求1所述的引脚布置方法，其特征在于，所述第三间距小于所述第四间距。
11.一种量子芯片版图的引脚布置系统，其特征在于，包括：
端点获取模块，用于获取量子芯片版图上信号传输线的端点，并设置包围所有端点的限位矩形框；
端点选择模块，用于选择距离所述限位矩形框的边线在第一间距内的端点作为引脚端点；
点位生成模块，用于基于所述限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，各边缘的引脚插入点从内向外排列为两排，两排引脚插入点交错设置；
图形构建模块，用于在每一所述引脚插入点生成引脚图形；
所述基于所述限位矩形框在所有端点的四周边缘生成与引脚端点一一对应的引脚插入点，包括：
在所述限位矩形框外围设置与所述限位矩形框的对应边线平行且中心重合的布图矩形框；
对所述限位矩形框的每一边线关联的引脚端点进行排序；
在距离所述布图矩形框的每一边线第三间距处生成一排与所述限位矩形框的对应边线所关联的序号为奇数的引脚端点一一对应的引脚插入点，以及在距离所述布图矩形框的每一边线第四间距处生成一排与所述限位矩形框的对应边线所关联的序号为偶数的引脚端点一一对应的引脚插入点。
12.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，所述计算机程序被设置为运行时执行权利要求1至10任一项所述的量子芯片版图的引脚布置方法。
13.一种电子设备，其特征在于，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行权利要求1至10任一项所述的量子芯片版图的引脚布置方法。
CN202310180679.6A 2023-02-28 2023-02-28 量子芯片版图的引脚布置方法、系统、介质及设备 Active CN116306459B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202310180679.6A CN116306459B (zh) 2023-02-28 2023-02-28 量子芯片版图的引脚布置方法、系统、介质及设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202310180679.6A CN116306459B (zh) 2023-02-28 2023-02-28 量子芯片版图的引脚布置方法、系统、介质及设备

Publications (2)

Publication Number Publication Date
CN116306459A CN116306459A (zh) 2023-06-23
CN116306459B true CN116306459B (zh) 2024-06-04

Family

ID=86825077

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310180679.6A Active CN116306459B (zh) 2023-02-28 2023-02-28 量子芯片版图的引脚布置方法、系统、介质及设备

Country Status (1)

Country Link
CN (1) CN116306459B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11161689A (ja) * 1997-11-26 1999-06-18 Hitachi Ltd 配線パターン生成方法
KR20080103364A (ko) * 2007-05-23 2008-11-27 성균관대학교산학협력단 반도체 배선 경로 설정 방법 및 이를 실행하기 위한프로그램을 기록한 기록 매체
CN101719487A (zh) * 2009-08-10 2010-06-02 杭州矽力杰半导体技术有限公司 单片集成开关型调节器的倒装封装装置及其封装方法
CN107546205A (zh) * 2016-06-28 2018-01-05 格罗方德半导体公司 芯片封装件的篡改检测
CN111368493A (zh) * 2018-12-26 2020-07-03 杭州广立微电子有限公司 一种基于稀疏网格的自动版图布线生成方法
WO2021082867A1 (zh) * 2019-10-30 2021-05-06 福州大学 偏差驱动的总线感知总体布线方法
CN217158179U (zh) * 2022-03-23 2022-08-09 宁波德洲精密电子有限公司 引线框架
CN115587567A (zh) * 2022-09-30 2023-01-10 北京百度网讯科技有限公司 量子芯片版图的布线方法、制造方法及量子芯片

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4197234B2 (ja) * 2001-12-28 2008-12-17 三菱電機株式会社 光通信器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11161689A (ja) * 1997-11-26 1999-06-18 Hitachi Ltd 配線パターン生成方法
KR20080103364A (ko) * 2007-05-23 2008-11-27 성균관대학교산학협력단 반도체 배선 경로 설정 방법 및 이를 실행하기 위한프로그램을 기록한 기록 매체
CN101719487A (zh) * 2009-08-10 2010-06-02 杭州矽力杰半导体技术有限公司 单片集成开关型调节器的倒装封装装置及其封装方法
CN107546205A (zh) * 2016-06-28 2018-01-05 格罗方德半导体公司 芯片封装件的篡改检测
CN111368493A (zh) * 2018-12-26 2020-07-03 杭州广立微电子有限公司 一种基于稀疏网格的自动版图布线生成方法
WO2021082867A1 (zh) * 2019-10-30 2021-05-06 福州大学 偏差驱动的总线感知总体布线方法
CN217158179U (zh) * 2022-03-23 2022-08-09 宁波德洲精密电子有限公司 引线框架
CN115587567A (zh) * 2022-09-30 2023-01-10 北京百度网讯科技有限公司 量子芯片版图的布线方法、制造方法及量子芯片

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Kondo induced phi-phase shift of microwave photons in a circuit quantum electrodynamics architecture;Cuangwei Deng 等;《Physical Review》;20210903;第1-13页 *
电路板反演中网络表提取技术研究;徐文亮;《CNKI学位论文》;20111215;第2011年卷(第S2期);全文 *

Also Published As

Publication number Publication date
CN116306459A (zh) 2023-06-23

Similar Documents

Publication Publication Date Title
CN102222124B (zh) 一种自动测试系统设计原理图的自动生成平台及其方法
JP5050810B2 (ja) Ｃａｄ装置およびｃａｄプログラム
US6362013B1 (en) Semiconductor inspection apparatus and method of specifying attributes of dies on wafer in semiconductor inspection apparatus
US7117469B1 (en) Method of optimizing placement and routing of edge logic in padring layout design
US6532572B1 (en) Method for estimating porosity of hardmacs
US20060259891A1 (en) System and method of generating an auto-wiring script
CN110222381B (zh) 用于pcb装配的动态安装指引文件生成方法、系统、介质及终端
CN114707462A (zh) 一种超导量子比特芯片制备方法及设备
US6920624B2 (en) Methodology of creating an object database from a Gerber file
CN116306459B (zh) 量子芯片版图的引脚布置方法、系统、介质及设备
US6170079B1 (en) Power supply circuit diagram design system
JP2006190149A (ja) 半導体集積回路の低消費電力設計方法
US20050246671A1 (en) Method and apparatus for determining worst case coupling within a differential pair group
CN111177995A (zh) 集成电路版图图形的修改方法
US20060041853A1 (en) CAD apparatus, symbol creation device, CAD program storage medium and symbol creation program storage medium
US6734046B1 (en) Method of customizing and using maps in generating the padring layout design
US20120042297A1 (en) Computer aided design system and method
CN113449485A (zh) 引线生成方法、装置、设备及存储介质
CN111783373A (zh) 一种pscad仿真模型的拓扑解析方法
JP2953051B2 (ja) 導体パターン相互間のクリアランスをチェックする方法
CN104573149A (zh) 一种平板显示版图设计规则检查的去除重复报错方法
CN115016780B (zh) 一种通过vcell自动生成PDK基础库的器件视图的装置、方法和存储介质
CN118013916A (zh) 构建元器件的pcb封装的方法、电子设备及存储介质
JP3166847B2 (ja) プリント基板設計における配線収容性評価プログラムを記録した記録媒体および装置
CN113987618B (zh) 模型线路图的线路绘制方法、装置及电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant