CN116259549B - 一种双面散热功率半导体的封装方法及封装结构 - Google Patents

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Abstract

本申请涉及一种双面散热功率半导体的封装方法及封装结构，封装方法包括步骤：S1：粘片，将MOS芯片正装地焊接在引线框架单元的框架上；S2：将第一铜夹焊接在MOS芯片的源极和源极引脚上，将第二铜夹焊接在MOS芯片的栅极和栅极引脚上；S3：塑封；S4：对引线框架单元的外表面进行磨削，使源极引脚和栅极引脚在蚀刻槽处与框架断路；S5：成形源极引脚、栅极引脚和漏极引脚的外侧部分。本申请承载电流能力大，能承受更高功率密度；形成立体散热结构，能起到更好的散热作用；充分利用了DFN封装体积小，灵活性高的特点，提高了散热性能后，可应用于更高功率密度的系统，弥补DFN 5x7封装尺寸的空缺，使其应用领域更广泛。

Description

一种双面散热功率半导体的封装方法及封装结构
本申请要求以下专利的本国优先权，申请号为202211731682.4、名称为“一种双面散热功率半导体封装结构及其封装方法”、申请日为2022年12月30日的中国发明专利申请。
技术领域
本申请涉及集成电路封装技术领域，尤其是涉及一种双面散热功率半导体的封装方法及封装结构。
背景技术
随着应用领域所需的功率密度不断增加，功率MOSFET作为电源控制等系统的重要器件，需要进一步减小体积和功率损失来满足需求。DFN的封装结构具有体积小、灵活性强的优点，工艺先进且应用领域广泛。常见的尺寸为DFN 5x6, DFN 3x3, DFN 8x8 等。封装尺寸DFN 5x7，体积同样小巧，且可以兼容10-12个引脚，未来应用场景广泛，却较少有厂家涉及。
功率MOSFET要减少功率损耗，主要通过两种方式：一是改进封装散热性能，二是降低器件导通电阻和寄生电容。DFN封装主要通过与外界的环境接触进行散热，但是现有技术的散热结构与外界接触的面积有限，所以散热性能较为一般，仍有改进空间。
参照图1，是现有技术中一种单面散热的封装结构，MOS芯片5正装在框架1上，MOS芯片5的漏极与框架1电连接，MOS芯片5的源极和栅极通过铜夹200与框架1的引脚电连接，框架1一侧安装有散热片，在这种情况下，器件与散热片之间的散热被封装结构的塑封体所阻断，只能依靠增大散热片面积来增强散热效果。
参照图2，是现有技术中一种双面散热的封装结构，在单面散热封装结构的基本上，又在铜夹200上增设了一个独立的散热板300，通过增大面积来增强散热效果，但是这种堆叠式的结构会在散热板300和铜夹200之间产生额外的热阻和电阻，所以器件整体的功率损耗减少的并不显著。如果把铜夹和散热板整合为一体，或者说把铜夹做厚，确实不会产生额外的热阻，但是由于铜夹做厚后，重量也会大幅增加，现有框架较薄，强度一般，不足以支撑铜夹的重量，会产生不小的变形，在塑封后，塑封溢料严重，位于底面的引脚平整度差，固定效果也差，严重影响产品的外观和寿命，有待改进。
发明内容
为了解决现有DFN封装的散热性能较为一般，仍有改进空间的技术问题，本发明提供了一种双面散热功率半导体的封装方法及封装结构。
一方面，本申请提供的一种双面散热功率半导体封装方法采用如下的技术方案：一种双面散热功率半导体的封装方法，包括以下步骤：
S1：粘片，将MOS芯片正装地焊接在引线框架单元的框架上，所述MOS芯片的正面设有源极和栅极，背面设有漏极，所述漏极与框架电连接，所述引线框架单元还包括源极引脚、栅极引脚和漏极引脚，所述漏极引脚与框架为一体成型连接，所述引线框架单元的内表面设有蚀刻槽，所述蚀刻槽使源极引脚和栅极引脚与框架处于截面半连接状态；
S2：将第一铜夹焊接在MOS芯片的源极和源极引脚上，将第二铜夹焊接在MOS芯片的栅极和栅极引脚上；
S3：塑封，用塑封料包裹框架、MOS芯片、第一铜夹和第二铜夹，以及源极引脚、栅极引脚和漏极引脚的内侧部分，并露出框架和第一铜夹的部分外表面，以及源极引脚、栅极引脚和漏极引脚的外侧部分；
S4：对引线框架单元的外表面进行磨削，使源极引脚和栅极引脚在蚀刻槽处与框架断路；
S5：成形源极引脚、栅极引脚和漏极引脚的外侧部分。
通过采用上述技术方案，本申请MOS芯片的漏极直接与框架电连接，承载电流能力大，又采用了铜夹工艺，使MOS芯片的源极通过第一铜夹与源极引脚实现电连接，MOS芯片的栅极通过第二铜夹与栅极引脚实现电连接，源极和栅极电流出口处的截面积大幅增加，承载电流能力也大幅增加，而且铜夹耐高电流，能承受更高功率密度。由于框架和第一铜夹的部分外裸露于塑封料外（器件双面均覆盖有金属层），再加上多个露出塑封料的引脚，形成立体散热结构，有助于降低热阻，热阻不仅在静态区域下降，在瞬态脉冲区也有所下降，有助于改进雪崩能量，能起到更好的散热作用，解决了传统的单面散热DFN封装，散热局限性较大的问题，而且本申请不采用堆叠结构，消除了现有双面散热DFN封装，因铜夹和散热板堆叠而附加内阻和热阻的技术问题。
另外，在塑封时，因为第一铜夹较重，框架侧容易产生溢料，如果仍然采用DFN封装模式，会导致底面的引脚被溢料覆盖，引脚的平面度外观等都不甚理想，所以本申请不再使用DFN的底面引脚形式，而是直接引出引脚，塑封时，漏极引脚、源极引脚和栅极引脚的内侧均与框架处于连接状态，外侧均与连筋连接，所以漏极引脚、源极引脚和栅极引脚位置稳定，引脚的平面度和外观较好，良品率高。
塑封后，对引线框架单元的外表面进一步磨削去材料，由于引线框架单元的内表面设有蚀刻槽，所述蚀刻槽使源极引脚和栅极引脚与框架处于截面半连接状态，磨削后不仅可以使源极引脚和栅极引脚与框架断路，实现引脚各自的功能，还可以把引脚处的溢料同步磨削掉，一举二得。
本申请除了具有外引脚，其它部分基本与DFN封装相同，充分利用了DFN封装体积小，灵活性高的特点，提高了散热性能后，可应用于更高功率密度的系统，弥补DFN 5x7封装尺寸的空缺，使其应用领域更广泛。
优选地，在步骤S4和S5之间还包括以下步骤，对框架的外表面以及源极引脚、栅极引脚和漏极引脚内侧部分的外表面贴装导热绝缘膜。
通过采用上述技术方案，
优选地，所述源极引脚、栅极引脚、漏极引脚的外表面设有厚度减半槽。
通过采用上述技术方案，
优选地，在步骤S2中，第一铜夹和第二铜夹为一体成型，第一铜夹和第二铜夹的连接处的内表面设有凹槽，使第一铜夹和第二铜夹处于截面半连接状态；在步骤S4之前或之后，对第一铜夹和第二铜夹的外表面进行磨削，使第一铜夹和第二铜夹在凹槽处断路。
通过采用上述技术方案，
另一方面，本申请提供的另一种技术方案为：一种双面散热功率半导体封装结构，包括框架、源极引脚、栅极引脚、漏极引脚、MOS芯片、第一铜夹、第二铜夹和塑封料，所述漏极引脚与框架为一体成型连接，所述MOS芯片的正面设有源极和栅极，背面设有漏极，所述MOS芯片正装地焊接在框架上，用于实现漏极与框架之间的电连接，所述第一铜夹焊接在MOS芯片的源极和源极引脚上，所述第二铜夹焊接在MOS芯片的栅极和栅极引脚上，所述塑封料用于包裹框架、MOS芯片、第一铜夹和第二铜夹，以及源极引脚、栅极引脚和漏极引脚的内侧部分，并露出框架和第一铜夹的部分外表面，以及源极引脚、栅极引脚和漏极引脚的外侧部分。
通过采用上述技术方案，本申请承载电流能力大幅增加，能承受更高功率密度。形成立体散热结构有助于降低热阻，能起到更好的散热作用。本申请充分利用了DFN封装体积小，灵活性高的特点，提高了散热性能后，可应用于更高功率密度的系统，弥补DFN 5x7封装尺寸的空缺，使其应用领域更广泛。
优选地，所述第二铜夹的部分外表面裸露于塑封料外。
通过采用上述技术方案，封装产品能更好地进行散热。
优选地，所述源极引脚、栅极引脚、漏极引脚的外侧部分为鸥翼状。
优选地，所述第一铜夹的外表面边缘设有台阶槽。
通过采用上述技术方案，目的是要和塑封料形成互相咬合的结构，从而增加塑封料与第一铜夹的锁紧力，进而提高封装产品的抗分层能力。
优选地，所述第二铜夹的外表面边缘设有台阶槽。
通过采用上述技术方案，目的是要和塑封料形成互相咬合的结构，从而增加塑封料与第二铜夹的锁紧力，进而提高封装产品的抗分层能力。
优选地，所述框架的外表面以及源极引脚、栅极引脚和漏极引脚内侧部分的外表面贴装有导热绝缘膜。
通过采用上述技术方案，用于防止外露的框架与外部器件接触导致短路。
综上所述，本申请包括以下至少一种有益技术效果：
1、本申请MOS芯片承载电流能力大，能承受更高功率密度。形成立体散热结构，能起到更好的散热作用。
2、塑封时，漏极引脚、源极引脚和栅极引脚的内侧均与框架处于连接状态，外侧均与连筋连接，所以漏极引脚、源极引脚和栅极引脚位置稳定，引脚的平面度和外观较好，良品率高。
3、塑封后，对引线框架单元的外表面进一步磨削去材料，由于引线框架单元的内表面设有蚀刻槽，所述蚀刻槽使源极引脚和栅极引脚与框架处于截面半连接状态，磨削后不仅可以使源极引脚和栅极引脚与框架断路，实现引脚各自的功能，还可以把引脚处的溢料同步磨削掉。
4、本申请除了具有外引脚，其它部分基本与DFN封装相同，充分利用了DFN封装体积小，灵活性高的特点，提高了散热性能后，可应用于更高功率密度的系统，弥补DFN 5x7封装尺寸的空缺，使其应用领域更广泛。
附图说明
图1绘示了现有技术中单面散热DFN封装的剖面示意图；
图2绘示了现有技术中双面散热DFN封装的剖面示意图；
图3绘示了本申请实施例一所述框架的正面立体图；
图4绘示了本申请实施例一所述框架的背面立体图；
图5绘示了本申请实施例一所述MOS芯片的立体图；
图6绘示了本申请实施例一所述第一铜夹和第二铜夹的立体图；
图7绘示了本申请实施例一把焊锡印刷在框架上的动作示意图；
图8绘示了本申请实施例一把MOS芯片粘片到框架上的动作示意图；
图9绘示了本申请实施例一把焊锡印刷在MOS芯片和框架上的动作示意图；
图10绘示了本申请实施例一把第一铜夹和第二铜夹放置到MOS芯片和框架上的动作示意图；
图11绘示了本申请实施例一回流焊后的状态示意图；
图12绘示了本申请实施例一对框架等结构进行塑封后的结构示意图（第一铜夹和第一铜夹外表面外露）；
图13绘示了本申请实施例一对框架等结构进行塑封后另一角度的结构示意图；
图14绘示了本申请实施例一对框架进行磨削后的结构示意图；
图15绘示了本申请实施例一对框架贴装导热绝缘膜后的结构示意图；
图16绘示了本申请实施例一所述双面散热功率半导体封装结构的立体图；
图17绘示了本申请实施例一所述双面散热功率半导体封装结构另一角度的立体图；
图18绘示了本申请实施例一所述双面散热功率半导体封装结构去除导热绝缘膜的立体图；
图19绘示了本申请实施例一所述双面散热功率半导体封装结构去除导热绝缘膜的俯视图；
图20绘示了图19中A-A向剖示图；
图21绘示了本申请实施例一框架的剖面示意图；
图22绘示了本申请实施例一把焊锡印刷在框架上的动作示意图；
图23绘示了本申请实施例一把MOS芯片粘片到框架上的动作示意图；
图24绘示了本申请实施例一把焊锡印刷在MOS芯片和框架上的动作示意图；
图25绘示了本申请实施例一把第一铜夹和第二铜夹放置到MOS芯片和框架上的动作示意图；
图26绘示了本申请实施例一对框架等结构进行塑封后的结构示意图；
图27绘示了本申请实施例一对框架进行磨削后的结构示意图；
图28绘示了本申请实施例一对框架贴装导热绝缘膜后的结构示意图；
图29绘示了本申请实施例一对框架的引脚进行成型后的结构示意图；
图30绘示了本申请实施例二对框架等结构进行塑封后的结构示意图（第一铜夹和第一铜夹外表面不外露）；
图31绘示了本申请实施例二所述第一铜夹和第二铜夹的立体图；
图32绘示了本申请实施例三所述第一铜夹和第二铜夹的立体图；
图33绘示了本申请实施例三对第一铜夹和第二铜夹进行磨削后的剖面示意图；
图34绘示了本申请实施例三对第一铜夹和第二铜夹进行磨削后的立体图。
附图标记说明：100、引线框架单元；1、框架；11、蚀刻槽；12、厚度减半槽；2、源极引脚；3、栅极引脚；4、漏极引脚；5、MOS芯片；51、源极；52、栅极；53、漏极；6、第一铜夹；61、凹槽；62、台阶槽；7、第二铜夹；71、台阶槽；8、塑封料；9、焊锡；10、导热绝缘膜；200、铜夹；300、散热板。
实施方式
以下结合附图3-34对本申请作进一步详细说明。
实施例一：
参照图3至图29，本申请实施例公开了一种双面散热功率半导体的封装方法，包括以下步骤：
S1：参照图7、图8和图23，粘片，将MOS芯片5正装地焊接在引线框架单元100的框架1上，所述MOS芯片5的正面设有源极51和栅极52，背面设有漏极53，所述漏极53与框架1电连接，所述引线框架单元100还包括源极引脚2、栅极引脚3和漏极引脚4，所述漏极引脚4与框架1为一体成型连接，所述引线框架单元100的内表面设有蚀刻槽11，所述蚀刻槽11使源极引脚2和栅极引脚3与框架1处于截面半连接状态（只有一半左右的截面处于连接状态）；
S2：参照图9、图10和图25，将第一铜夹6焊接在MOS芯片5的源极51和源极引脚2上，将第二铜夹7焊接在MOS芯片5的栅极52和栅极引脚3上；
S3：参照图12、图13和图26，塑封，用塑封料8包裹框架1、MOS芯片5、第一铜夹6和第二铜夹7，以及源极引脚2、栅极引脚3和漏极引脚4的内侧部分，并露出框架1和第一铜夹6的部分外表面，以及源极引脚2、栅极引脚3和漏极引脚4的外侧部分；
S4：参照图14和图27，对引线框架单元100的外表面进行磨削，使源极引脚2和栅极引脚3在蚀刻槽11处与框架1断路；
S5：参照图16-图18和图29，成形源极引脚2、栅极引脚3和漏极引脚4的外侧部分。
在本实施例中，参照图15和图28，在步骤S4和S5之间还包括以下步骤，对框架1的外表面以及源极引脚2、栅极引脚3和漏极引脚4内侧部分的外表面贴装导热绝缘膜10。
在本实施例中，参照图4和图21，所述源极引脚2、栅极引脚3、漏极引脚4的外表面设有厚度减半槽12。设置了厚度减半槽12后，在步骤S4中，磨削的范围变小，减少磨削的工作量。
采用上述双面散热功率半导体封装方法而成的封装结构包括框架1、源极引脚2、栅极引脚3、漏极引脚4、MOS芯片5、第一铜夹6、第二铜夹7和塑封料8，所述漏极引脚4与框架1为一体成型连接，所述MOS芯片5的正面设有源极51和栅极52，背面设有漏极53，所述MOS芯片5正装地焊接在框架1上，用于实现漏极53与框架1之间的电连接（也可以采用导电胶+烘烤的方式固定），所述第一铜夹6焊接在MOS芯片5的源极51和源极引脚2上，所述第二铜夹7焊接在MOS芯片5的栅极52和栅极引脚3上，所述塑封料8用于包裹框架1、MOS芯片5、第一铜夹6和第二铜夹7，以及源极引脚2、栅极引脚3和漏极引脚4的内侧部分，并露出框架1和第一铜夹6的部分外表面，以及源极引脚2、栅极引脚3和漏极引脚4的外侧部分。
在本实施例中，所述源极引脚2、栅极引脚3、漏极引脚4的外侧部分为鸥翼状。各引脚的厚度为4.210mm，焊接长度为3.675mm，优化了器件的占地面积，焊脚厚度增加,坚固了焊点，增强板级可靠性。DFN5X7封装尺寸紧凑，占地面积小 ，节省空间。
在本实施例中，所述第一铜夹6的外表面边缘设有台阶槽62。目的是要和塑封料8形成互相咬合的结构，从而增加塑封料8与第一铜夹6的锁紧力，进而提高封装产品的抗分层能力。
在本实施例中，所述框架1的外表面以及源极引脚2、栅极引脚3和漏极引脚4内侧部分的外表面贴装有导热绝缘膜10，用于防止外露的框架1与外部器件接触导致短路。
在本实施例中，所述框架1裸露于塑封料8外的表面尺寸为3.675mm*4.21mm。裸露的面积较大，散热有保证。所述第一铜夹6裸露于塑封料8外的表面尺寸为2.4mm*3.8mm。传统底部散热板面积一般在3.57mm*4.12mm左右，本申请方案底部散热板面积为3.675mm*4.21mm，在保证气密性的同时尽可能增大散热面积。不使用散热板，仅使用铜夹，可减少附件的界面热阻和电阻，且减少制造成本，低RDS(on)，最大限度地减少传导损失。
本申请MOS芯片5的漏极53直接与框架1电连接，承载电流能力大，又采用了铜夹工艺，使MOS芯片5的源极51通过第一铜夹6与源极引脚2实现电连接，MOS芯片5的栅极52通过第二铜夹7与栅极引脚3实现电连接，源极51和栅极52电流出口处的截面积大幅增加，承载电流能力也大幅增加，而且铜夹耐高电流，能承受更高功率密度。由于框架1和第一铜夹6的部分外裸露于塑封料8外（器件双面均覆盖有金属层），再加上多个露出塑封料8的引脚，形成立体散热结构，有助于降低热阻，热阻不仅在静态区域下降，在瞬态脉冲区也有所下降，有助于改进雪崩能量，能起到更好的散热作用，解决了传统的单面散热DFN封装，散热局限性较大的问题，而且本申请不采用堆叠结构，消除了现有双面散热DFN封装，因铜夹和散热板堆叠而附加内阻和热阻的技术问题。
另外，在塑封时，因为第一铜夹6较重，框架1侧容易产生溢料，如果仍然采用DFN封装模式，会导致底面的引脚被溢料覆盖，引脚的平面度外观等都不甚理想，所以本申请不再使用DFN的底面引脚形式，而是直接引出引脚，塑封时，漏极引脚4、源极引脚2和栅极引脚3的内侧均与框架1处于连接状态，外侧均与连筋连接，所以漏极引脚4、源极引脚2和栅极引脚3位置稳定，引脚的平面度和外观较好，良品率高。
塑封后，对引线框架单元100的外表面进一步磨削去材料，由于引线框架单元100的内表面设有蚀刻槽11，所述蚀刻槽11使源极引脚2和栅极引脚3与框架1处于截面半连接状态，磨削后不仅可以使源极引脚2和栅极引脚3与框架1断路，实现引脚各自的功能，还可以把引脚处的溢料同步磨削掉，一举二得。
本申请除了具有外引脚，其它部分基本与DFN封装相同，充分利用了DFN封装体积小，灵活性高的特点，提高了散热性能后，可应用于更高功率密度的系统，弥补DFN 5x7封装尺寸的空缺，使其应用领域更广泛。
实施例二：
参照图30和图31，与实施例一不同之处在于所述第二铜夹7的外表面边缘设有台阶槽71，目的也是要和塑封料8形成互相咬合的结构，从而增加塑封料8与第二铜夹7的锁紧力，进而提高封装产品的抗分层能力。所述第二铜夹7的部分外表面裸露于塑封料8外，虽然第二铜夹7的面积小于第一铜夹6，但也能更好地进行散热。
实施例三：
参照图32至图34，与实施例一不同之处在于在步骤S2中，第一铜夹6和第二铜夹7为一体成型，第一铜夹6和第二铜夹7的连接处的内表面设有凹槽61，使第一铜夹6和第二铜夹7处于截面半连接状态；在步骤S4之前或之后，对第一铜夹6和第二铜夹7的外表面进行磨削，使第一铜夹6和第二铜夹7在凹槽61处断路。第二铜夹7的体积小，不好取放，放置精度较差，本申请第一铜夹6和第二铜夹7采用一体式结构后，零件数量更少，第一铜夹6和第二铜夹7同步取放，一次性取放组装焊接，操作方便，第一铜夹6和第二铜夹7在凹槽61处断路后使封装产品的引脚功能实现。
以上均为本申请的较佳实施例，并非依此限制本申请的保护范围，故：凡依本申请的结构、形状、原理所做的等效变化，均应涵盖于本申请的保护范围之内。

Claims (3)

1.一种双面散热功率半导体的封装方法，其特征在于，包括以下步骤：
S1：粘片，将MOS芯片(5)正装地焊接在引线框架单元(100)的框架(1)上，所述MOS芯片(5)的正面设有源极(51)和栅极(52)，背面设有漏极(53)，所述漏极(53)与框架(1)电连接，所述引线框架单元(100)还包括源极引脚(2)、栅极引脚(3)和漏极引脚(4)，所述漏极引脚(4)与框架(1)为一体成型连接，所述引线框架单元(100)的内表面设有蚀刻槽(11)，所述蚀刻槽(11)使源极引脚(2)和栅极引脚(3)与框架(1)处于截面半连接状态；
S2：将第一铜夹(6)焊接在MOS芯片(5)的源极(51)和源极引脚(2)上，将第二铜夹(7)焊接在MOS芯片(5)的栅极(52)和栅极引脚(3)上；
S3：塑封，用塑封料(8)包裹框架(1)、MOS芯片(5)、第一铜夹(6)和第二铜夹(7)，以及源极引脚(2)、栅极引脚(3)和漏极引脚(4)的内侧部分，并露出框架(1)和第一铜夹(6)的部分外表面，以及源极引脚(2)、栅极引脚(3)和漏极引脚(4)的外侧部分；
S4：对引线框架单元(100)的外表面进行磨削，使源极引脚(2)和栅极引脚(3)在蚀刻槽(11)处与框架(1)断路；
S5：成形源极引脚(2)、栅极引脚(3)和漏极引脚(4)的外侧部分；
在步骤S2中，第一铜夹(6)和第二铜夹(7)为一体成型，第一铜夹(6)和第二铜夹(7)的连接处的内表面设有凹槽(61)，使第一铜夹(6)和第二铜夹(7)处于截面半连接状态；在步骤S4之前或之后，对第一铜夹(6)和第二铜夹(7)的外表面进行磨削，使第一铜夹(6)和第二铜夹(7)在凹槽(61)处断路。
2.根据权利要求1所述双面散热功率半导体的封装方法，其特征在于，在步骤S4和S5之间还包括以下步骤，对框架(1)的外表面以及源极引脚(2)、栅极引脚(3)和漏极引脚(4)内侧部分的外表面贴装导热绝缘膜(10)。
3.根据权利要求1所述双面散热功率半导体的封装方法，其特征在于，所述源极引脚(2)、栅极引脚(3)、漏极引脚(4)的外表面设有厚度减半槽(12)。
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