CN116230050A - 半导体器件 - Google Patents

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CN116230050A
CN116230050A CN202211514596.8A CN202211514596A CN116230050A CN 116230050 A CN116230050 A CN 116230050A CN 202211514596 A CN202211514596 A CN 202211514596A CN 116230050 A CN116230050 A CN 116230050A
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Abstract

公开了一种半导体器件，包括：第一存储单元阵列，包括多个第一存储单元、多个第一参考单元和多个第一虚设单元；第二存储单元阵列，包括多个第二存储单元、多个第二参考单元和多个第二虚设单元；输入/输出电路，设置在第一存储单元阵列和第二存储单元阵列之间；第一列解码器，连接在第一存储单元阵列和输入/输出电路之间；以及第二列解码器，连接在第二存储单元阵列和输入/输出电路之间。当第一列解码器将第一存储单元连接到读出放大器时，第二列解码器将多个第二虚设单元和多个第二存储单元之一连接到输入/输出电路的选定读出放大器。

Description

半导体器件
相关申请的交叉引用
本申请基于并要求于2021年12月6日向韩国知识产权局提交的韩国专利申请No.10-2021-0172935以及于2022年2月23日向韩国知识产权局提交的韩国专利申请No.10-2022-0023826的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及一种用于补偿漏电流的半导体器件和方法。
背景技术
半导体器件可以具有写入数据和擦除数据或读取记录的数据的功能。半导体器件可以包括多个存储单元，并且可以通过调整每个存储单元的阈值电压来写入数据。每个存储单元可以包括具有基于写入操作的不同电阻值的存储元件。在半导体器件的存储单元阵列中，两个或更多个存储单元可以彼此共享字线和位线，并且由于流向在读取操作中未被选择的存储单元的漏电流，可能降低读取操作的精度。
发明内容
示例实施例提供了一种通过补偿流向在读取操作中未被选择的未选存储单元的漏电流的影响来提高读取操作的可靠性的半导体器件。
根据本公开的一方面，提供了一种半导体器件，包括：第一存储单元阵列，包括多个第一存储单元、多个第一参考单元和多个第一虚设单元；第二存储单元阵列，包括多个第二存储单元、多个第二参考单元和多个第二虚设单元；输入/输出电路，设置在第一存储单元阵列和第二存储单元阵列之间；第一列解码器，被配置为将第一存储单元阵列与输入/输出电路电连接；以及第二列解码器，被配置为将第二存储单元阵列与输入/输出电路电连接，其中，第二列解码器被配置为：当第一列解码器将多个第一存储单元之中的选定第一存储单元连接到输入/输出电路的多个读出放大器之中的选定读出放大器时，将多个第二虚设单元和多个第二存储单元中的至少一个连接到选定读出放大器。
根据本公开的另一方面，提供了一种半导体器件，包括：存储单元阵列，包括多个存储单元和多个参考单元，多个参考单元具有第一结构，所述第一结构与多个存储单元的第二结构不同；列解码器，通过在第一方向上延伸的多条位线连接到多个存储单元，并且通过在第一方向上延伸的多条参考位线连接到多个参考单元；以及输入/输出电路，包括通过列解码器与存储单元阵列连接的至少一个读出放大器，其中，读出放大器包括：第一输入端子，被配置为通过列解码器连接到多条位线之中的选定位线；以及第二输入端子，被配置为通过列解码器连接到多条参考位线之中的选定参考位线，其中，第二输入端子被配置为通过第一参考电阻器和第二参考电阻器连接到选定参考位线，并且其中，除了多条位线和多条参考位线之外的虚设位线被配置为与在第一参考电阻器和第二参考电阻器之间的节点连接。
根据本公开的另一方面，提供了一种半导体器件，包括：多个存储单元，各自包括开关元件和存储元件；多个参考单元，具有第一结构，所述第一结构与多个存储单元的第二结构不同；多个虚设单元，具有第三结构，所述第三结构与多个存储单元的第二结构相同；以及读出放大器，具有第一输入端子和第二输入端子，在对多个存储单元之中的选定存储单元的读取操作期间，第一输入端子被配置为与选定存储单元连接，所述第二输入端子被配置为与多个参考单元和多个虚设单元连接，其中，与选定存储单元连接的选定字线与多个参考单元之一连接，并且与多个虚设单元断开连接。
根据本公开的另一方面，提供了一种半导体器件，包括：第一存储单元阵列，包括多个第一存储单元和多个第一参考单元；第二存储单元阵列，包括多个第二存储单元和多个第二参考单元；输出电路，包括第一输入端子、第二输入端子和输出端子；第一列解码器，连接在第一存储单元阵列和输出电路之间；以及第二列解码器，连接在第二存储单元阵列和输出电路之间，其中，在读取操作中，第二列解码器被配置为：基于第一存储单元阵列中的多个第一存储单元之中的通过第一列解码器与输出电路的第一输入端子连接的第一存储单元，将第二存储单元阵列中的多个第二存储单元之中的第二存储单元电连接到输出电路的第二输入端子。
附图说明
根据结合附图的以下详细描述，将更清楚地理解本公开的上述和其他方面、特征和优点，在附图中：
图1是示出了根据本公开的示例实施例的半导体器件的框图；
图2和图3是示出了根据本公开的示例实施例的半导体器件中包括的存储单元阵列的图；
图4是示意性地示出了根据本公开的示例实施例的半导体器件中包括的存储单元的图；
图5A和图5B是示出了根据本公开的示例实施例的半导体器件中包括的存储单元的操作的图；
图6和图7是示出了根据本公开的示例实施例的半导体器件的图；
图8和图9是示出了根据本公开的示例实施例的半导体器件的图；
图10至图14是示出了根据本公开的示例实施例的半导体器件的操作的图；
图15是示出了根据本公开的示例实施例的半导体器件的操作的图；
图16是示意性地示出了根据本公开的示例实施例的半导体器件中包括的电阻器电路的图；
图17是示出了根据本公开的示例实施例的半导体器件的操作的图；以及
图18是示意性地示出了根据本公开的示例实施例的包括半导体器件的系统的框图。
具体实施方式
在下文中，将参考附图来描述示例实施例。
图1是示出了根据本公开的示例实施例的半导体器件的框图。
根据本公开的示例实施例的半导体器件10可以包括外围电路区20和单元区30。外围电路区20可以包括行解码器21、列解码器22、输入/输出电路23(例如，输入电路和输出电路)、控制逻辑电路24等。单元区30可以包括存储单元阵列，并且每个存储单元阵列可以包括多个存储单元。根据示例实施例，输入/输出电路23可以是具有一个或多个输入端子和一个或多个输出端子的输出电路。然而，本公开不限于此，并且因此，根据另一示例实施例的输入/输出电路可以具有输入端子和输出端子的各种配置。
行解码器21可以通过字线WL连接到多个存储单元，并且列解码器22可以通过位线BL和源极线SL连接到多个存储单元。输入/输出电路23可以通过列解码器22选择性地与多个存储单元连接或与多个存储单元断开连接，并且可以执行用于读取多个存储单元中的选定存储单元的数据的读取操作、用于将数据记录到选定存储单元的写入操作等。
控制逻辑电路24可以控制行解码器21、列解码器22和输入/输出电路23的操作。控制逻辑电路24可以通过行解码器21和列解码器22来确定单元区30中包括的存储单元中的选定存储单元。控制逻辑电路24可以通过将预定偏置输入到与选定存储单元连接的选定字线、选定位线和选定源极线中的每一条来对选定存储单元执行写入操作、读取操作等。
单元区30中包括的多个存储单元中的每一个可以包括基于电阻的变化来存储数据的存储元件。根据示例实施例，多个存储单元中的每一个可以包括与存储元件连接的开关元件，并且开关元件的控制端子可以通过字线WL之一连接到行解码器21。
在单元区30中，多个存储单元中的两个或更多个可以彼此共享位线BL之一和源极线SL之一。因此，在读取选定存储单元的数据的读取操作中，除了选定存储单元的电流之外，还可以将流入与选定存储单元共享选定位线的至少一个未选存储单元的漏电流添加到与选定存储单元连接的选定位线中。因此，漏电流可能降低半导体器件10的读取操作的精度。
在本公开的示例实施例中，可以通过设置在与其中设置有选定存储单元的选定存储单元阵列不同的未选存储单元阵列中的虚设单元和/或未选存储单元来补偿漏电流的影响。因此，能够准确地补偿读取操作中的漏电流的影响并提高半导体器件10的性能，而无需单独地检测可能影响漏电流的大小的参数，例如在程序的执行之后的温度和经过时间。
图2和图3是示出了根据本公开的示例实施例的半导体器件中包括的存储单元阵列的图。
参考图2，根据本公开的示例实施例的存储单元阵列40可以包括多个存储单元MC，并且多个存储单元MC中的每一个可以包括开关元件SW和存储元件ME。多个存储单元MC可以通过多条字线WL1至WLm与上面参考图1描述的行解码器连接。同时，多个存储单元MC可以通过多条位线BL1至BLn和多条源极线SL1至SLn与上面参考图1描述的列解码器连接。
在参考图2描述的示例实施例中，多个存储单元MC中的每一个中包括的开关元件SW可以实现为晶体管，并且存储元件ME可以实现为可变电阻器。例如，在开关元件SW导通时，可以通过经由多条位线BL1至BLn和多条源极线SL1至SLn输入的电压/电流来增大或减小存储元件ME的电阻。在示例实施例中，存储元件ME可以实现为磁隧道结(MTJ)元件。以下说明书描述了包括磁隧道结元件的存储单元MC的详细操作。
同时，参考图3，根据本公开的示例实施例的存储单元阵列50可以包括多个存储单元MC，并且多个存储单元MC可以连接到多条字线WL1至WLm和多条位线BL1至BLn。多个存储单元MC中的每一个可以包括开关元件SW和存储元件ME，并且可以通过使用存储元件ME的电阻变化将数据写入到多个存储单元MC中的每一个中，如上面参考图2所描述的。
在参考图3描述的示例实施例中，开关元件SW可以被实现为除了晶体管之外的元件，例如，二极管或双向阈值开关元件。同时，存储元件ME可以包括基于向其施加的电压而经历相变的材料，例如Ge-Sb-Te(GST)。在这种情况下，包括存储单元阵列50的半导体器件可以被称为参数随机存取存储器(参数RAM，即PRAM)。当存储元件ME包括一对电极以及设置其间的过渡金属氧化物时，半导体器件可以被称为电阻RAM(ReRAM)。此外，当存储元件ME被实现为如上所述的磁隧道结元件时，半导体器件可以被称为磁RAM(MRAM)。
如参考图2和图3所述，存储单元阵列40或50中的两个或更多个存储单元MC可以彼此共享多条位线BL1至BLn之一。多条位线BL1至BLn可以通过外围电路区的列解码器连接到输入/输出电路。例如，在读取操作中，列解码器可以将与选定存储单元连接的选定位线连接到输入/输出电路的读出放大器。
在读取操作中，半导体器件可以通过将流经选定存储单元的读取电流与参考电流进行比较来确定选定存储单元中包括的存储元件ME的电阻。参考电流可以是预定的。例如，存储元件ME可以是GST元件。在这种情况下，当流经选定存储单元的读取电流小于参考电流时，可以确定存储元件ME处于晶态，并且当读取电流大于参考电流时，可以确定存储元件ME处于非晶态。同时，存储元件ME可以是磁隧道结元件。在这种情况下，当读取电流大于参考电流时，可以确定存储元件ME的固定层和自由层可能具有彼此相反的磁化方向，并且当读取电流小于参考电流时，确定存储元件ME的固定层和自由层可以具有彼此相同的磁化方向。
然而，在实际的读取操作中，可以将流经与选定位线连接的另一未选存储单元的漏电流添加到流向选定存储单元的电流中，该选定位线与选定存储单元连接的选定位线相同。相应地，输入到读出放大器的读取电流可以与选定存储单元的电流和未选存储单元的漏电流之和相对应。例如，执行读取操作的时间点的环境温度越高，漏电流的大小越大并且读取操作的精度越低。
在本公开的示例实施例中，未选存储单元阵列可以用于解决流经包括选定存储单元的选定存储单元阵列中的另一未选存储单元的漏电流。例如，通过将未选存储单元阵列中包括的虚设单元或存储单元连接到读出放大器的输入参考电流的输入端子，可以将漏电流添加到参考电流。因此，可以补偿漏电流的影响并提高半导体器件的性能，而无需用于读出可能影响漏电流的大小的温度等的任何单独电路。
图4是示意性地示出了根据本公开的示例实施例的半导体器件中包括的存储单元的图。图5A和图5B是示出了根据本公开的示例实施例的半导体器件中包括的存储单元的操作的图。
参考图4，存储单元100可以包括开关元件110和存储元件120。开关元件110可以实现为晶体管。例如，晶体管的栅极端子可以连接到字线WL。晶体管的源极端子可以连接到源极线SL，并且晶体管的漏极端子可以通过存储元件120连接到位线BL。
存储元件120可以包括自由层121、固定层123、以及设置在自由层121和固定层123之间的隧道层122。固定层123的磁化方向可以固定并且不改变，并且自由层121的磁化方向可以基于条件改变为与固定层123的方向相同或相反。根据示例实施例，这些条件可以是用于将数据存储、读取和/或写入存储元件120的操作条件或操作要求。为了固定固定层123的磁化方向，在存储元件120中还可以包括反铁磁层。
在下文中，说明书参考图5A和图5B描述存储单元100的读取操作和记录操作。参考图5A，可以将第一电流I1施加到存储单元100的存储元件120，并且自由层121的磁化方向可以因此设定为与固定层123的磁化方向相同的方向。具有与固定层123的方向相同的自旋方向的自由电子可以通过从自由层121流向固定层123的第一电流I1向自由层121施加扭矩，从而将自由层121磁化为平行于固定层123。
另一方面，如图5B所示，当施加了从存储元件120的固定层123流向自由层121的第二电流I2时，具有与固定层的方向相反的自旋方向的自由电子123可以向自由层121施加扭矩。因此，自由层121可以被磁化为与固定层123反平行。
如图5A所示，当自由层121和固定层123被磁化为彼此平行时，存储元件120可以具有相对较小的电阻，并且如图5B所示，当自由层121和固定层123被磁化为彼此反平行时，存储元件120可以具有相对较大的电阻。因此，当电流施加到存储单元100时流经存储单元100的电流的大小可以取决于存储元件120的电阻的大小。
例如，当存储元件120的电阻较小时可以读取数据“0”，并且当存储元件120的电阻较大时可以读取数据“1”。根据示例实施例，当存储元件120的电阻小于阈值时可以读取数据“0”，并且当存储元件120的电阻大于阈值时可以读取数据“1”。与应用于记录数据的第一电流I1或第二电流I2相比，在读取操作中施加到存储单元100的电流可以具有相对较小的值，并且因此自由层121的磁化方向可能由于在读取操作中施加到存储单元100的电流而不改变。
同时，图4、图5A和图5B仅示出了具有水平磁化方向的存储元件120。然而，存储单元100可以实现为具有竖直磁化方向的磁隧道结元件。此外，当需要时，存储元件120可以包括反铁磁层或多个自由层121和/或固定层123。
存储元件120的电阻可以受到环境温度的影响。例如，当在存储元件120的自由层121的磁化方向设定为与固定层123的磁化方向相反的状态下环境温度升高时，可以减小存储元件120的电阻。因此，当在相对较高的温度下执行读取操作时，与在低温下执行读取操作的情况相比，由于存储元件120的减小电阻，读取操作的精度可能较低。
此外，如上所述，流经共享存储单元100的位线BL和源极线SL的其他存储单元的漏电流也可能随着温度升高而增大。因此，当在高温下执行读取操作时，由于流经具有其磁化方向设定为与固定层123的磁化方向相反的自由层121的存储元件120的电流增大，读取操作的精度可能降低。
在本公开中，与存储单元100的电流相比，流经另一存储单元的电流可以被反射到参考电流中，以消除漏电流的影响。因此，即使在高温下执行读取操作时，也可以通过准确地执行读取操作来确定存储单元100的数据。
图6和图7是示出了根据本公开的示例实施例的半导体器件的图。
参考图6，根据本公开的示例实施例的半导体器件200可以包括存储单元阵列211和212、行解码器221和222、列解码器231和232、输入/输出电路240、控制逻辑电路250。然而，本公开不限于此，并且因此，根据另一示例实施例，半导体器件200可以包括除了图6所示的组件之外的其他组件。根据示例实施例，存储单元阵列可以包括第一存储单元阵列211和第二存储单元阵列212，行解码器可以包括第一行解码器221和第二行解码器222，以及列解码器可以包括第一列解码器231和第二列解码器232。行解码器221和222可以设置在存储单元阵列211和212的一侧，并且列解码器231和232以及输入/输出电路240可以设置在存储单元阵列211和212之间。根据示例实施例，第一行解码器221可以设置在第一存储单元阵列211的第一侧，并且第二行解码器222可以设置在第二存储单元阵列212的第一侧。
根据示例实施例，输入/输出电路240可以在第一方向上设置在第一存储单元阵列211和第二存储单元阵列212之间，并且第一列解码器231可以在第一方向上设置在输入/输出电路240和第一存储单元阵列211之间。此外，第二列解码器232可以在第一方向上设置在输入/输出电路240和第二存储单元阵列212之间。第一方向可以是与存储单元阵列211和212中的每一个的多个存储单元连接的多条位线延伸的方向。
输入/输出电路240可以包括至少一个读出放大器，该至少一个读出放大器可以通过多条位线读取多个存储单元的数据或者将数据记录到多个存储单元中。例如，输入/输出电路240可以通过第一列解码器231和第二列解码器232选择性地连接到第一存储单元阵列211和第二存储单元阵列212。相应地，能够利用一个输入/输出电路240对第一存储单元阵列211和第二存储单元阵列212执行读取操作、写入操作等。
同时，在与第一方向相交的第二方向上，第一行解码器221可以设置在第一存储单元阵列211的一侧，并且第二行解码器222可以设置在第二存储单元阵列212的一侧。第二方向可以是与存储单元阵列211和212中的每一个的多个存储单元连接的多条字线延伸的方向。控制逻辑电路250可以在第一方向上设置在第一行解码器221和第二行解码器222之间。
第一存储单元阵列211可以包括多个第一存储单元、多个第一参考单元和多个第一虚设单元，并且第二存储单元阵列212可以包括多个第二存储单元、多个第二参考单元和多个第二虚设单元。如上所述，多个第一存储单元和多个第二存储单元中的每一个可以包括开关元件和存储元件，并且可以通过改变存储元件的电阻来记录数据。
参考图7，根据本公开的示例实施例的半导体器件300可以包括存储单元阵列310、行解码器320、列解码器330、输入/输出电路340。然而，本公开不限于此，并且因此，根据另一示例实施例，半导体器件300可以包括除了图7中所示的组件之外的其他组件。存储单元阵列310可以包括多个存储单元MC、多个参考单元RC和多个虚设单元DC。根据示例实施例，多个存储单元MC可以包括开关元件SW和存储元件ME。根据图7所示的示例实施例的半导体器件可以是MRAM，并且存储元件ME可以实现为磁隧道结元件。
多个参考单元RC可以仅包括开关元件SW，并且多个虚设单元DC可以包括开关元件SW和存储元件ME二者。根据示例实施例，能够通过在仅包括开关元件SW的多个参考单元RC与多个存储单元MC之间布置具有与多个存储单元MC相同结构的多个虚设单元DC来解决工艺偏差等问题。例如，在多条字线WL1至WLm延伸的方向上，多个虚设单元DC可以设置在多个参考单元RC和多个存储单元MC之间。因此，多条字线WL1至WLm中的每一条可以连接到至少一个参考单元RC、至少一个虚设单元DC、以及两个或更多个存储单元MC。
根据参考图7所示的示例实施例，多个参考单元RC连接到第一位线BL1和第一源极线SL1，并且多个虚设单元DC连接到第二位线BL2和第二源极线SL2。然而，本公开不一定限于这种布置。例如，多个参考单元RC可以在多条字线WL1至WLm延伸的方向上设置在存储单元阵列310的中间。多个虚设单元DC的设置和数量也可以根据示例实施例进行各种修改。在下文中，参考图8和图9更详细地描述该修改。
图8和图9是示出了根据本公开的示例实施例的半导体器件的图。
参考图8，根据本公开的示例实施例的半导体器件400可以包括存储单元阵列411和412、行解码器421和422、列解码器431和432、输入/输出电路440、控制逻辑电路450。然而，本公开不限于此，并且因此，根据另一示例实施例，半导体器件400可以包括除了图8所示的组件之外的其他组件。行解码器421和422可以设置在存储单元阵列411和412的一侧，并且列解码器431和432以及输入/输出电路440可以设置在存储单元阵列411和412之间。
存储单元阵列411和412中的每一个可以包括多个参考单元、多个虚设单元和多个存储单元。第一存储单元阵列411可以包括其中设置有多个第一参考单元的第一参考单元区411A、其中设置有多个第一虚设单元的第一虚设单元区411B、以及其中设置有多个第一存储单元的第一存储单元区411C等。类似地，第二存储单元阵列412可以包括其中设置有多个第二参考单元的第二参考单元区412A、其中设置有多个第二虚设单元的第二虚设单元区412B、以及其中设置有多个第二存储单元的第二存储单元区412C等。
如上所述，存储单元阵列411和412中的每一个中的参考单元可以彼此共享一条位线，并且虚设单元可以彼此共享另一条位线。因此，如图8所示，参考单元区411A和412A以及虚设单元区411B和412B可以沿第一方向延伸，该第一方向是位线延伸的方向。
参考图8，参考单元区411A和412A以及虚设单元区411B和412B可以设置在彼此共享输入/输出电路440的存储单元阵列411和412中的每一个中的相同位置处。第一参考单元区411A和第一虚设单元区411B分别设置在第一存储单元阵列411中的位置可以与第二参考单元区412A和第二虚设单元区412B分别设置在第二存储单元阵列412中的位置相同。
在参考图8描述的示例实施例中，参考单元区411A和412A可以与行解码器421和422相邻，并且虚设单元区411B和412B可以分别设置在参考单元区411A和412A与存储单元区411C和412C之间。另一方面，在参考图9描述的示例实施例中，参考单元区511A和512A可以分别设置在存储单元阵列511和512的中间。此外，虚设单元区511B和512B可以分别设置在参考单元区511A和512A的两侧中的每一侧。第一参考单元区511A和第一虚设单元区511B可以设置在第一存储单元区511C之间，并且第二参考单元区512A和第二虚设单元区512B可以设置在第二存储单元区512C之间。相应地，根据参考图9所描述的示例实施例的半导体器件500中包括的多个虚设单元的数量可以多于根据参考图8所描述的示例实施例的半导体器件400中包括的多个虚设单元的数量。
根据参考图9所描述的示例实施例，参考单元区511A和512A以及虚设单元区511B和512B可以设置在存储单元阵列511和512中的每一个中的相同位置处。第一参考单元区511A和第一虚设单元区511B分别设置在第一存储单元阵列511中的位置可以与第二参考单元区512A和第二虚设单元区512B分别设置在第二存储单元阵列512中的位置相同。然而，本公开不限于此，并且因此，与参考图8和图9进行的描述不同，根据另一示例实施例，参考单元和虚设单元可以设置在彼此共享输入/输出电路440或540的存储单元阵列411和412或511和512中的每一个中的不同位置处。
图10至图14是示出了根据本公开的示例实施例的半导体器件的操作的图。
参考图10，半导体器件600的存储单元阵列610可以包括多个存储单元MC和多个参考单元RC。多个存储单元MC可以包括开关元件SW和存储元件ME，并且多个参考单元RC可以仅包括开关元件SW。例如，根据示例实施例，多个参考单元RC可以不包括存储元件ME。
多个存储单元MC和多个参考单元RC可以彼此共享多条字线WL1至WLm。相应地，多条字线WL1至WLm中的每一条可以连接到至少一个参考单元RC和至少一个存储单元MC。同时，多个参考单元RC可以与包括参考位线RBL和参考源极线RSL的参考线RL连接，并且多个存储单元MC可以与包括单元位线CBL和单元源极线CSL的单元线CL连接。
在读取操作中，多个存储单元MC中的选定存储单元可以通过单元线CL连接到读出放大器620的第一输入端子IN1。在参考图10描述的示例实施例中，选定存储单元可以通过单元线CL的单元源极线CSL连接到读出放大器620的第一输入端子IN1。同时，读出放大器620的第二输入端子IN2可以连接到参考线RL。参考图10，参考源极线RSL可以连接到第二输入端子IN2。
可以将导通电压输入到第一字线WL1，该第一字线WL1是与选定存储单元连接的选定字线，并且可以将关断电压输入到第二字线WL2至第m字线WLm，该第二字线WL2至第m字线WLm是其余的未选字线。在理想情况下，单元电流可以流经与第一字线WL1连接的选定存储单元，并且没有电流可以流经与第二字线WL2至第m字线WLm连接的未选存储单元。然而，在实际操作中，漏电流可以流经与第二字线WL2至第m字线WLm连接的未选存储单元。相应地，通过将选定存储单元的单元电流和未选存储单元的漏电流相加而获得的读取电流可以输入到第一输入端子IN1。
流经多个参考单元RC和参考电阻器RREF的参考电流可以输入到读出放大器620的第二输入端子IN2。参考电阻器RREF的电阻可以在当存储元件ME的固定层和自由层具有相同磁化方向时的电阻与当固定层和自由层具有相反磁化方向时的电阻之间。
读出放大器620可以基于输入到第一输入端子IN1的读取电流与输入到第二输入端子IN2的参考电流之间的大小关系输出数据DOUT，并且数据DOUT可以取决于选定存储单元中包括的存储元件ME的电阻。然而，如上所述，流经与第二字线WL2至第m字线WLm连接的未选存储单元的漏电流可能包括在读取电流中，并且读出放大器620的输出因此可能由于漏电流而改变，这可能降低读取操作的精度。
例如，漏电流可以取决于在执行读取操作时的环境温度。漏电流可以随着温度的升高而增大。另外，当选定存储单元的存储元件ME的固定层和自由层具有不同的磁化方向时，存储元件ME的电阻可以随着温度的降低而减小。因此，当温度升高时，读出放大器620可能由于存储元件ME的减小的电阻和增大的漏电流而输出不正确的数据DOUT。
为了解决这个问题，根据本公开的示例实施例的半导体器件600还可以将设置在与存储单元阵列610不同的存储单元阵列630中的虚设单元或存储单元连接到读出放大器620的第二输入端子IN2。通过上述操作，可以将流向设置在另一存储单元阵列630中的虚设单元或存储单元的补偿电流输入到第二输入端子IN2。因此，流向与第二字线WL2至第m字线WLm连接的未选存储单元的漏电流可能由于输入到第二输入端子IN2的补偿电流而被抵消。
将补偿电流输入到第二输入端子IN2的另一存储单元阵列630可以不与存储单元阵列610共享字线WL1至WLm。相应地，将补偿电流输入到第二输入端子IN2的多个虚设单元可以与选定字线WL1断开。另一方面，与第二输入端子IN2连接的多个参考单元RC之一可以连接到选定字线WL1。
图11和图12各自示出了曲线图，该曲线图示出了每个存储单元MC在另一存储单元阵列630未连接到该存储器单元MC时不同温度条件下的电阻分布。在图11和图12所示的曲线图中，参考电阻REF可以是在读出放大器620的第二输入端子IN2处检测到的电阻。当未连接另一存储单元阵列630时，参考电阻REF可以与温度无关地保持恒定。
首先，图11是示出了在一般温度条件(例如，室温条件)下每个存储单元MC的电阻分布的曲线图。当每个存储单元MC中包括存储元件ME的固定层和自由层的磁化方向彼此相同时，存储元件ME可以具有第一元件电阻RP。另一方面，当存储元件ME的固定层和自由层的磁化方向彼此相反时，存储元件ME可以具有第二元件电阻RAP。第二元件电阻RAP可以大于第一元件电阻RP。
然而，由于漏电流的影响，在读出放大器620的第一输入端子IN1处检测到的电阻可能与第一元件电阻RP和第二元件电阻RAP不同。参考图11，在第一输入端子IN1处检测到的电阻可以是第一输入电阻RD0或第二输入电阻RD1。由于漏电流，第一输入电阻RD0可能小于第一元件电阻RP。类似地，由于漏电流，第二输入电阻RD1可能小于第二元件电阻RAP。
图12是示出了在高于室温的温度条件下每个存储单元MC的电阻分布的曲线图。类似于图11，当存储元件ME的固定层和自由层的磁化方向彼此相同时，存储元件ME可以具有第一元件电阻RP。另一方面，当存储元件ME的固定层和自由层的磁化方向彼此相反时，存储元件ME可以具有大于第一元件电阻RP的第二元件电阻RAP。
在高于室温的温度条件下，漏电流的大小可以如上所述增大，并且同时，存储元件ME的电阻可以减小。因此，参考图12，与参考图11描述的示例实施例相比，第一输入电阻RD0与第一元件电阻RP之间的差值以及第二输入电阻RD1与第二元件电阻RAP之间的差值可以增大。
当半导体器件600在室温条件下执行读取操作时，可以确保第一电阻裕度ΔR1，如图11所示。另一方面，在高温条件下，电阻裕度可以变为第二电阻裕度ΔR2，并且因此，整个温度范围内的电阻裕度可以减小到第三电阻裕度ΔR3。
根据本公开的示例实施例，在半导体器件600的读取操作中，读出放大器620的第二输入端子IN2可以与未包括选定存储单元的另一存储单元阵列630的位线和源极线中的至少一条连接，以补偿漏电流的影响。这里，与另一存储单元阵列630连接的字线可以全部保持关断状态，并且第二输入端子IN2可以与位线和源极线中的至少一条连接，该位线和源极线与另一存储单元阵列中的除了该另一存储单元阵列的参考单元之外的虚设单元或存储单元连接。
相应地，流经包括开关元件SW和存储元件ME二者并且其中开关元件SW保持关断状态的虚设单元或存储单元的漏电流可以被添加到读出放大器620的第二输入端子IN2。添加到第二输入端子IN2的漏电流可以对应于流向与存储单元阵列610的第二字线WL2至第m字线WLm连接的未选存储单元的漏电流，并且因此，可以增加电阻裕度以提高读取操作的精度。
图13和图14各自示出了曲线图，该曲线图示意当另一存储单元阵列630连接到读出放大器620的第二输入端子IN2时在不同温度条件下每个存储单元MC的电阻分布。首先，图13示出了示意在室温下每个存储单元MC的电阻分布的曲线图。当存储元件ME的固定层和自由层的磁化方向彼此相同时，存储元件ME可以具有第一元件电阻RP。另一方面，当存储元件ME的固定层和自由层的磁化方向彼此相反时，存储元件ME可以具有大于第一元件电阻RP的第二元件电阻RAP。
然而，由于漏电流的影响，在读出放大器620的第一输入端子IN1处检测到的电阻可能与第一元件电阻RP和第二元件电阻RAP不同。参考图13，在第一输入端子IN1处检测到的电阻可以是第一输入电阻RD0或第二输入电阻RD1。由于漏电流，第一输入电阻RD0可能小于第一元件电阻RP。类似地，由于漏电流，第二输入电阻RD1可能小于第二元件电阻RAP。相应地，室温条件下的第一电阻裕度ΔR1可以在第二输入电阻RD1的最小值与第一元件电阻RP的最大值之间的范围内。
然而，当在漏电流增大并且存储元件ME的电阻减小的高温下执行读取操作时，电阻裕度可能减小。参考图14，基于存储元件ME的固定层和自由层的磁化方向确定的第一元件电阻RP和第二元件电阻RAP可以类似于参考图13描述的元件电阻。
然而，在高于室温的温度条件下，存储元件ME的电阻可能减小，而漏电流的大小增大，并且第一输入电阻RD0与第一元件电阻RP之间的差值以及第二输入电阻RD1与第二元件电阻RAP之间的差值可能因此增加。因此，高温条件下的第二电阻裕度ΔR2可以转变为小于第一电阻裕度ΔR1的电阻。
如上所述，在本公开的示例实施例中，在读取操作中，另一存储单元阵列630的虚设单元或存储单元可以连接到读出放大器620的第二输入端子IN2，从而改变参考电阻器RREF的电阻。这里，与另一存储单元阵列630连接的字线可以被偏置到关断电压。换言之，另一存储单元阵列630的虚设单元或存储单元中的每一个的开关元件可以全部设置为关断状态。
流经与第二输入端子IN2连接的另一存储单元阵列630的漏电流也可以基于温度而增大。如图13和图14所示，在本公开的示例实施例中，添加到第二输入端子IN2的漏电流的大小可以基于温度而改变，并且因此，参考电阻器RREF的电阻可以基于温度而改变。参考图13和图14，参考电阻器RREF可以在相对较低温度下具有第一参考电阻REF1，并且参考电阻器RREF在相对较高温度下可以具有小于第一参考电阻REF1的第二参考电阻REF2。因此，能够增加整个温度范围内的电阻裕度，提高读取操作的精度，以及提高半导体器件600的性能。
图15是示出了根据本公开的示例实施例的半导体器件的操作的图。
参考图15，根据本公开的示例实施例的半导体器件700可以包括第一存储单元阵列711、第二存储单元阵列712、第一列解码器721、第二列解码器722、输入/输出电路730等。第一存储单元阵列711可以包括多个第一参考单元RC1、多个第一虚设单元DC1和多个第一存储单元MC1。同时，第二存储单元阵列712可以包括多个第二参考单元RC2、多个第二虚设单元DC2和多个第二存储单元MC2。
第一列解码器721和第二列解码器722中的每一个可以包括多个开关，并且多个开关可以连接到第一存储单元阵列711和第二存储单元阵列712。例如，第一列解码器721的开关可以连接到第一参考线RL1、第一虚设线DL1、以及第一单元线CL11至CL13。同时，第二列解码器722的开关可以连接到第二参考线RL2、第二虚设线DL2、以及第二单元线CL21至CL23。参考线RL1和RL2、虚设线DL1和DL2、以及单元线CL11至CL13以及CL21至CL23中的每一条可以包括一条位线和一条源极线，并且该位线或源极线可以分别连接到开关。
同时，第一存储单元阵列711可以连接到多条第一字线WL11至WL14，并且第二存储单元阵列712可以连接到多条第二字线WL21至WL24。第一存储单元阵列711中包括的多个第一参考单元RC1、多个第一虚设单元DC1和多个第一存储单元MC1的数量以及第二存储单元阵列712中包括的多个第二参考单元RC2的数量、多个第二虚设单元DC2和多个第二存储单元MC2的数量可以根据示例实施例进行各种修改。
参考图15，可以对选定存储单元705执行读取操作。为了执行读取操作，可以将导通电压输入到第一存储单元阵列711的第一字线WL11，并且可以将关断电压输入到其余的字线WL12至WL14以及WL21至WL24。
同时，可以导通第一列解码器721的与第一存储单元阵列711的第一单元线CL11连接的开关。相应地，第一存储单元阵列711的第一单元线CL11可以连接到读出放大器731的第一输入端子IN1。流向选定存储单元705的单元电流和流经与选定存储单元705共享第一单元线CL11的未选存储单元的漏电流之和可以作为读取电流输入到第一输入端子IN1。
同时，读出放大器731的第二输入端子IN2可以连接到第一参考电阻器RREF1和第二参考电阻器RREF2、以及第一存储单元阵列711的第一参考线RL1。另外，第一参考电阻器RREF1和第二参考电阻器RREF2之间的节点可以通过第二列解码器722的导通的开关连接到第二存储单元阵列712的第二虚设线DL2。相应地，通过将流经第一参考线RL1的电流和流经第二虚设线DL2的补偿电流相加而获得的参考电流可以输入到第二输入端子IN2。与第一参考线RL1连接的多个第一参考单元RC1可以通过与连接到第二虚设线DL2的多个第二虚设单元DC2不同的电流路径连接到第二输入端子IN2。
虚设单元DC1和DC2可以具有与存储单元MC1和MC2相同的结构，并且第二虚设单元DC2中的每一个中包括的开关元件可以在执行读取操作时保持关断状态。相应地，流经第二虚设线DL2的补偿电流可以具有与流经连接到第一单元线CL11的未选存储单元的漏电流相同或相似的大小。在本公开的示例实施例中，可以通过将第二虚设线DL2连接到读出放大器731的第二输入端子IN2以将与流经未选存储单元的漏电流相对应的补偿电流输入到第二输入端子IN2来最小化漏电流的影响。
如上所述，漏电流的大小可以取决于诸如温度等环境条件。然而，流经第二虚设单元DC2的补偿电流的大小也可以类似地改变到与流经未选存储单元的漏电流的大小。因此，在本公开的一个实施例中，通过将以与漏电流类似的趋势改变的补偿电流输入到第二输入端子IN2，能够降低漏电流的影响并提高读取操作的精度，而无需诸如通过检测温度来调整补偿电流的大小等任何单独控制。
在一些示例实施例中，除了第二虚设线DL2之外的第二单元线CL21至CL23之一可以与在第一参考电阻器RREF1和第二参考电阻器RREF2之间的节点连接。在对选定存储单元705进行的读取操作中，第二字线WL21至WL24中的全部可以被关断，并且第二单元线CL21至CL23之一可以因此与在第一参考电阻器RREF1和第二参考电阻器RREF2之间的节点连接，以将与漏电流相对应的补偿电流添加到第二输入端子IN2。
第一参考电阻器RREF1和第二参考电阻器RREF2的电阻可以各自设置为使得在第二输入端子IN2处检测到的电阻属于可以基于温度而改变的电阻裕度。如上面参考图13和图14所述，电阻裕度可以基于温度被确定为第一电阻裕度ΔR1、第二电阻裕度ΔR2等。第一参考电阻器RREF1和第二参考电阻器RREF2中的每一个可以包括多个单元电阻器和多个晶体管，并且多个晶体管中的每一个的导通/关断可以在半导体器件700中预先设定。在下文中，参考图16详细描述该配置。
图16是示意性地示出了根据本公开的示例实施例的半导体器件中包括的电阻器电路的图。
图16是示出了可以应用于上面参考图15所描述第一参考电阻器RREF1和第二参考电阻器RREF2的电阻器电路800的电路图。参考图16，电阻器电路800可以包括多个单元电阻器R1至Rn以及多个晶体管TR1至TRn。
多个晶体管TR1至TRn可以通过多个使能信号EN1至ENn来导通/关断。例如，多个晶体管TR1至TRn中的每一个的导通/关断可以在半导体器件的装运之前预先确定。在示例实施例中，在完成半导体器件的生产之后执行的测试工艺中，能够选择针对可以基于温度改变的电阻裕度进行优化的第一参考电阻器RREF1和第二参考电阻器RREF2中的每一个的电阻。
第一参考电阻器RREF1和第二参考电阻器RREF2可以由单独的电阻器电路800提供。电阻器电路800中包括的多个晶体管TR1至TRn中的每一个可以被导通/关断以获得针对电阻裕度进行优化的第一参考电阻器RREF1和第二参考电阻器RREF2中的每一个的电阻。
图17是示出了根据本公开的示例实施例的半导体器件的操作的图。
参考图17，根据本公开的示例实施例的半导体器件900可以包括第一存储单元阵列911、第二存储单元阵列912、第一列解码器921、第二列解码器922、输入/输出电路930等。第一存储单元阵列911可以包括多个第一参考单元RC1、多个第一虚设单元DC1和多个第一存储单元MC1。同时，第二存储单元阵列912可以包括多个第二参考单元RC2、多个第二虚设单元DC2和多个第二存储单元MC2。
第一列解码器921、第二列解码器922和输入/输出电路930的结构可以与上面参考图15描述的那些结构类似。然而，在参考图17描述的示例实施例中，选定存储单元905可以是第二存储单元阵列912中包括的第二存储单元MC2之一。相应地，第二存储单元阵列912的第三单元线CL23可以连接到读出放大器931的第一输入端子IN1，并且第一存储单元阵列911的单元线CL11至CL13可以与读出放大器931的第一输入端子IN1断开。
同时，读出放大器931的第二输入端子IN2可以通过第一参考电阻器RREF1和第二参考电阻器RREF2连接到第二存储单元阵列912的第二参考线RL2。另外，在第一参考电阻器RREF1和第二参考电阻器RREF2之间的节点可以通过第一列解码器921的导通的开关连接到第一存储单元阵列911的第一虚设线DL1。相应地，通过将流经第二参考线RL2的电流和流经第一虚设线DL1的补偿电流相加而获得的参考电流可以输入到第二输入端子IN2。
类似于上面参考图15所描述的，流经第一虚设线DL1的补偿电流可以具有与流经连接到第三单元线CL23的未选存储单元的漏电流相同或相似的大小。在本公开的示例实施例中，能够通过将从第一虚设线DL1产生的补偿电流输入到读出放大器931的第二输入端子IN2来高效地抵消漏电流的影响。
在一些示例实施例中，除了第一虚设线DL1之外的第一单元线CL11至CL13之一可以与在第一参考电阻器RREF1和第二参考电阻器RREF2之间的节点连接。在对选定存储单元905的读取操作中，第一字线WL11至WL14中的全部可以被关断，并且第一单元线CL11至CL13之一可以因此与在第一参考电阻器RREF1和第二参考电阻器RREF2之间的节点连接，以将与漏电流相对应的补偿电流添加到第二输入端子IN2。
图18是示意性地示出了根据本公开的示例实施例的包括半导体器件的系统的框图。
参考图18，系统1000可以包括相机1100、显示器1200、音频处理器1300、调制解调器1400、动态随机存取存储器(DRAM)1500a和1500b、闪存设备1600a和1600b、输入/输出设备1700a和1700b、以及应用处理器(在下文中，称为“AP”)1800。在示例实施例中，系统1000可以是膝上型计算机、便携式终端、智能电话、平板PC、可穿戴设备、医疗保健设备、物联网(IoT)设备、服务器或个人计算机。
相机1100可以取决于用户的控制来捕获静止图像或视频。系统1000可以通过使用由相机1100捕获的静止图像/视频来获得特定信息，或者将静止图像/视频转换为诸如文本等另一种类型的数据并存储该数据。备选地，系统1000可以识别由相机1100捕获的静止图像/视频中包括的字符串并提供与该字符串相对应的文本或音频翻译。
显示器1200可以以各种形式实现，例如液晶显示器(LCD)、有机发光二极管(OLED)显示器、有源矩阵有机发光二极管(AM-OLED)、等离子体显示面板(PDP))、场发射显示器(FED)或电子纸。在示例实施例中，显示器1200可以提供触摸屏功能以用作系统1000的输入设备。此外，显示器1200可以与指纹传感器等一体形成，以提供系统1000的安全功能。
音频处理器1300可以处理闪存设备1600a和1600b中存储的音频数据或者通过调制解调器1400、输入/输出设备1700a和1700b等从外部接收的内容中包括的音频数据。例如，音频处理器1300可以对音频数据执行诸如编码/解码、放大和噪声滤波等各种处理。
调制解调器1400可以调制并发送用于发送并接收有线/无线数据的信号，并解调从外部接收的信号以恢复原始信号。输入/输出设备1700a和1700b可以是提供数字输入/输出的设备，并且可以包括可以与外部记录介质连接的端口、诸如触摸屏或机械按钮键等输入设备、可以以触觉等方式输出振动的输出设备等。在一些示例实施例中，输入/输出设备1700a和1700b可以通过诸如通用串行总线(USB)、闪电电缆、安全数字(SD)卡、微型SD卡、数字多功能光盘(DVD)、网络适配器等的端口连接到外部记录介质。
AP 1800可以控制系统1000的整体操作。详细地，AP 1800可以控制显示器1200以在屏幕上显示闪存设备1600a和1600b中存储的内容的一部分。此外，当通过输入/输出设备1700a和1700b接收到用户输入时，AP 1800可以执行与用户输入相对应的控制操作。
AP 1800可以被提供为驱动应用程序、操作系统(OS)等的片上系统(SoC)。此外，AP1800可以与系统1000中包括的其他设备(例如，DRAM 1500a、闪存1620和/或存储控制器1610)一起被包括在一个半导体封装中。
在示例实施例中，AP 1800可以包括加速器块1820，该加速器块1820是用于人工智能(AI)的数据操作的专用电路。备选地，根据示例实施例，单独的加速器芯片可以设置为与AP 1800分开，并且DRAM1500b可以附加地连接到加速器块1820或加速器芯片。加速器块1820可以是专业地执行AP 1800的特定功能的功能块，并且可以包括：图形处理单元(GPU)，是专业地执行图形数据处理的功能块；神经处理单元(NPU)，是专业地执行AI计算和推理的块；数据处理单元(DPU)，是专业地执行数据传输的块等。此外，AP 1800可以包括与系统1000中包括的其他元件进行通信的接口1830。
在一些示例实施例中，系统1000可以包括多个DRAM 1500a和1500b。在示例实施例中，AP 1800可以包括控制DRAM 1500a和1500b的控制器1810，并且DRAM 1500a可以直接连接到AP 1800。图18仅示出了DRAM 1500a和1500b。然而，系统1000的配置不一定限于这种形式，并且，基于AP 1800或加速器块1820的带宽、响应速度和电压条件，除了DRAM 1500a和1500b之外的存储器可以包括在系统1000中。例如，控制器1810和/或加速器块1820可以控制各种存储器，例如参数随机存取存储器(参数RAM，即PRAM)、静态RAM(SRAM)、磁RAM(MRAM)、电阻RAM(RRAM)、铁电RAM(FRAM)、混合RAM等。备选地，DRAM 1500a和1500b中的至少一些可以用PRAM、MRAM、RRAM等代替。
系统1000可以包括容量大于DRAM 1500a和1500b或多个闪存设备1600a和1600b的容量的多个存储设备。闪存设备1600a和1600b可以包括控制器1610和闪存1620。控制器1610可以从AP 1800接收控制命令、数据等，响应于控制命令将数据记录到闪存1620，或者读取闪存1620中存储的数据以将其发送到AP 1800。在一些示例实施例中，闪存设备1600a和1600b中的至少一些也可以用PRAM、MRAM、RRAM等代替。
如上所述，根据本公开的示例实施例，能够通过使用流经包括另一未选存储单元阵列的选定存储单元和虚设单元的选定存储单元阵列的电流来补偿影响对选定存储单元的读取操作的漏电流。因此，能够通过提高读取操作的精度来提高存储设备的可靠性和性能。
虽然以上已经示出并描述了示例实施例，但本领域技术人员将清楚的是，在不脱离由所附权利要求限定的本公开的范围的情况下可以进行修改和改变。

Claims (20)

1.一种半导体器件，包括：
第一存储单元阵列，包括多个第一存储单元、多个第一参考单元和多个第一虚设单元；
第二存储单元阵列，包括多个第二存储单元、多个第二参考单元和多个第二虚设单元；
输入/输出电路，设置在所述第一存储单元阵列和所述第二存储单元阵列之间；
第一列解码器，被配置为将所述第一存储单元阵列与所述输入/输出电路电连接；以及
第二列解码器，被配置为将所述第二存储单元阵列与所述输入/输出电路电连接，
其中，所述第二列解码器被配置为：当所述第一列解码器将所述多个第一存储单元之中的选定第一存储单元连接到所述输入/输出电路的多个读出放大器之中的选定读出放大器时，将所述多个第二虚设单元和所述多个第二存储单元中的至少一个连接到所述选定读出放大器。
2.根据权利要求1所述的半导体器件，其中，所述输入/输出电路在第一方向上设置在所述第一存储单元阵列和所述第二存储单元阵列之间，
所述第一列解码器在所述第一方向上设置在所述第一存储单元阵列和所述输入/输出电路之间，并且
所述第二列解码器在所述第一方向上设置在所述第二存储单元阵列和所述输入/输出电路之间。
3.根据权利要求2所述的半导体器件，其中，所述多个第一虚设单元在与所述第一方向相交的第二方向上设置在所述多个第一存储单元与所述多个第一参考单元之间，并且
所述多个第二虚设单元在所述第二方向上设置在所述多个第二存储单元与所述多个第二参考单元之间。
4.根据权利要求1所述的半导体器件，其中，所述第一存储单元阵列中的所述多个第一参考单元的第一位置与所述第二存储单元阵列中的所述多个第二参考单元的第二位置相同。
5.根据权利要求1所述的半导体器件，其中，所述第一存储单元阵列中的所述多个第一虚设单元的第三位置与所述第二存储单元阵列中的所述多个第二虚设单元的第四位置相同。
6.根据权利要求1所述的半导体器件，其中，所述多个第一存储单元中的每一个、所述多个第二存储单元中的每一个、所述多个第一虚设单元中的每一个和所述多个第二虚设单元中的每一个包括开关元件和存储元件，并且
其中，所述多个第一参考单元和所述多个第二参考单元都不包括所述存储元件。
7.根据权利要求1所述的半导体器件，其中，所述第一列解码器还被配置为：将与所述选定第一存储单元连接的选定第一位线连接到所述选定读出放大器的第一输入端子，并且将与所述多个第一参考单元之中的选定第一参考单元连接的选定第一参考位线连接到所述选定读出放大器的第二输入端子，并且
所述第二列解码器还被配置为将与所述多个第二虚设单元之中的选定第二虚设单元连接的选定第二虚设位线连接到所述选定读出放大器的所述第二输入端子。
8.根据权利要求7所述的半导体器件，其中，将流经所述选定第一参考位线的第一参考电流和流经所述选定第二虚设位线的第二虚设电流输入到所述选定读出放大器的所述第二输入端子。
9.根据权利要求1所述的半导体器件，其中，所述多个第一存储单元和所述多个第二存储单元中的每一个包括磁隧道结MTJ元件。
10.根据权利要求1所述的半导体器件，还包括：第一行解码器，通过多条第一字线与所述第一存储单元阵列连接；以及第二行解码器，通过多条第二字线与所述第二存储单元阵列连接。
11.根据权利要求10所述的半导体器件，其中，所述第一行解码器被配置为：将选定电压输入到所述多条第一字线之中的与所述选定第一存储单元连接的选定第一字线，并且不将所述选定电压输入到所述多条第一字线之中的其余第一字线，并且
所述第二行解码器被配置为不将所述选定电压输入到所述多条第二字线。
12.一种半导体器件，包括：
存储单元阵列，包括多个存储单元和多个参考单元，所述多个参考单元具有第一结构，所述第一结构与所述多个存储单元的第二结构不同；
列解码器，通过在第一方向上延伸的多条位线连接到所述多个存储单元，并且通过在所述第一方向上延伸的多条参考位线连接到所述多个参考单元；以及
输入/输出电路，包括通过所述列解码器与所述存储单元阵列连接的至少一个读出放大器，
其中，所述读出放大器包括：第一输入端子，被配置为通过所述列解码器连接到所述多条位线之中的选定位线；以及第二输入端子，被配置为通过所述列解码器连接到所述多条参考位线之中的选定参考位线，
其中，所述第二输入端子被配置为通过第一参考电阻器和第二参考电阻器连接到所述选定参考位线，并且
其中，除了所述多条位线和所述多条参考位线之外的虚设位线被配置为与在所述第一参考电阻器和所述第二参考电阻器之间的节点连接。
13.根据权利要求12所述的半导体器件，其中，所述第一参考电阻器和所述第二参考电阻器中的每一个包括彼此串联连接的多个电阻器、以及多个开关，并且
所述多个开关中的每一个与所述多个电阻器之一并联连接。
14.根据权利要求12所述的半导体器件，其中，所述第一参考电阻器的第一电阻大于所述第二参考电阻器的第二电阻。
15.根据权利要求14所述的半导体器件，其中，所述多个存储单元中的每一个的第三电阻在与第一数据相对应的第一范围或与不同于所述第一数据的第二数据相对应的第二范围内，并且
所述第一参考电阻器的所述第一电阻大于所述第一范围的最大值且小于所述第二范围的最小值。
16.根据权利要求12所述的半导体器件，其中，所述虚设位线与除了所述存储单元阵列之外的另一存储单元阵列中包括的多个虚设单元连接。
17.根据权利要求16所述的半导体器件，其中，所述多个存储单元和所述多个虚设单元中的每一个包括开关元件和磁隧道结MTJ元件，并且
所述多个参考单元都不包括MTJ元件。
18.一种半导体器件，包括：
多个存储单元，各自包括开关元件和存储元件；
多个参考单元，具有第一结构，所述第一结构与所述多个存储单元的第二结构不同；
多个虚设单元，具有第三结构，所述第三结构与所述多个存储单元的所述第二结构相同；以及
读出放大器，具有第一输入端子和第二输入端子，在对所述多个存储单元之中的选定存储单元的读取操作期间，所述第一输入端子被配置为与所述选定存储单元连接，所述第二输入端子被配置为与所述多个参考单元和所述多个虚设单元连接，
其中，与所述选定存储单元连接的选定字线与所述多个参考单元之一连接，并且与所述多个虚设单元断开连接。
19.根据权利要求18所述的半导体器件，其中，所述多个参考单元和所述多个虚设单元通过不同的电流路径连接到所述第二输入端子。
20.根据权利要求18所述的半导体器件，其中，所述多个参考单元、所述多个虚设单元和所述多个存储单元在所述选定字线延伸的方向上设置在不同位置处。
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