CN116130340A - 一种离子注入方法 - Google Patents

一种离子注入方法 Download PDF

Info

Publication number
CN116130340A
CN116130340A CN202211678536.XA CN202211678536A CN116130340A CN 116130340 A CN116130340 A CN 116130340A CN 202211678536 A CN202211678536 A CN 202211678536A CN 116130340 A CN116130340 A CN 116130340A
Authority
CN
China
Prior art keywords
mask layer
trench
implantation
wafer
groove
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211678536.XA
Other languages
English (en)
Inventor
刘启军
郑昌伟
宋瓘
王亚飞
李诚瞻
罗海辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Zhuzhou CRRC Times Semiconductor Co Ltd
Original Assignee
Zhuzhou CRRC Times Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Zhuzhou CRRC Times Semiconductor Co Ltd filed Critical Zhuzhou CRRC Times Semiconductor Co Ltd
Priority to CN202211678536.XA priority Critical patent/CN116130340A/zh
Publication of CN116130340A publication Critical patent/CN116130340A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H01L21/047—Making n or p doped regions or layers, e.g. using diffusion using ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0475—Changing the shape of the semiconductor body, e.g. forming recesses
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

本发明提供了一种离子注入方法，解决了传统的工艺难以在碳化硅晶圆上实现理想的P+离子注入结深的问题。所述离子注入方法包括：提供一晶圆；在所述晶圆上形成具有图形化的刻蚀掩膜层；基于所述刻蚀掩膜层对所述晶圆进行刻蚀以形成沟槽；在所述刻蚀掩膜层远离所述晶圆的一侧以及所述沟槽的侧壁及底部形成第一注入掩膜层；在所述沟槽的部分或全部侧壁形成金属层；在所述注入掩膜层远离所述刻蚀掩膜层一侧表面、所述沟槽的部分侧壁和/或所述沟槽的底部形成第二注入掩膜层；进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构。

Description

一种离子注入方法
技术领域
本发明涉及半导体技术领域，具体涉及一种离子注入方法。
背景技术
碳化硅材料具有带隙宽、高热导率、高击穿场强、高饱和速度等优点，非常适合制作高温大功率半导体器件。碳化硅基功率器件能极大的发挥其高温、高频和低损耗的特点，使得其在高压、高温、高频、大功率、强辐射等方面都有极大的应用前景。
为了进一步提升电流密度，碳化硅芯片逐渐由传统的平面型结构向沟槽型结构发展。沟槽型结构器件通常会在沟槽底部进行高能量P+离子注入以起到对沟槽底部的保护，同时获得理想的击穿电压，如图1所示。而传统的先注入P+离子、再刻蚀沟槽的方案难以实现理想的P+离子注入结深。
发明内容
有鉴于此，本发明实施例提供了一种离子注入方法，解决了传统的工艺难以实现理想的P+离子注入结深的问题。
本发明一实施例提供的一种离子注入方法包括：
提供一晶圆；
在所述晶圆上形成具有图形化的刻蚀掩膜层；
基于所述刻蚀掩膜层对所述晶圆进行刻蚀以形成沟槽；
在所述刻蚀掩膜层远离所述晶圆的一侧以及所述沟槽的侧壁及底部形成第一注入掩膜层；
在所述沟槽的部分或全部侧壁形成金属层；
在所述注入掩膜层远离所述刻蚀掩膜层一侧表面、所述沟槽的部分侧壁和/或所述沟槽的底部形成第二注入掩膜层；
进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构。
在一种实施方式中，所述在所述沟槽的部分或全部侧壁形成金属层，包括：
在所述第一注入掩膜层远离所述刻蚀掩膜层的一侧表面、所述沟槽的底部以及所述沟槽的部分或全部侧壁形成金属层；
去除所述第一注入掩膜层远离所述刻蚀掩膜层一侧表面的所述金属层以及所述沟槽底部的所述金属层。
在一种实施方式中，所述在所述第一注入掩膜层远离所述刻蚀掩膜层的一侧表面、所述沟槽的底部以及所述沟槽的部分或全部侧壁形成金属层，包括：将晶圆旋转第一预设角度，使所述沟槽需进行离子注入的一侧不形成金属层。
在一种实施方式中，所述进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构，包括：将晶圆旋转第二预设角度，进行至少两次离子注入；所述第二预设角度基于所述刻蚀掩膜层的厚度、所述第一注入掩膜层的厚度和所述第二注入掩膜层的厚度进行调节。
在一种实施方式中，所述进行至少两次离子倾斜注入，包括：
将晶圆旋转第三预设角度，进行第一次离子注入，所述第三预设角度为31°～42°；
将晶圆旋转第四预设角度，进行第二次离子注入，所述第四预设角度为77°～85°。
在一种实施方式中，所述进行至少两次离子倾斜注入，还包括：将晶圆旋转第五预设角度，进行第三次离子注入，所述第五预设角度为42°～77°。
在一种实施方式中，在所述进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构的步骤之后，还包括：去除所述刻蚀掩膜层、所述第一注入掩膜层、所述金属层和所述第二注入掩膜层。
在一种实施方式中，位于所述沟槽侧壁的所述第一注入掩膜层的厚度和/或所述第二注入掩膜层的厚度为30nm～100nm。
在一种实施方式中，所述金属层的材质为铜。
在一种实施方式中，所述金属层的厚度范围为50nm～200nm。
本发明实施例提供的一种离子注入方法，与现有技术相比，具有以下优点：
1、本发明在沟槽刻蚀后进行P+注入，可以在相同注入能量条件下，实现更深的P+注入结深，对沟槽及栅氧具备更好的保护效果，提升器件可靠性。
2、本发明通过自对准工艺在沟槽沟道一侧形成高密度复合注入掩膜，可以抵挡倾斜注入时的P+反射离子，避免沟道一侧的电流通路被P+反射离子封闭。
3、本发明可通过沟槽侧壁高密度复合注入掩膜的厚度来调节沟槽底部P+离子注入区域的横向宽度，进而调控器件正向导通特性与器件反向击穿特性的折中关系。
4、本发明通过两次不同角度的P+离子倾斜注入，可实现更为完整的P+注入结构，具备更好的电场屏蔽效果。
5、本发明将沟槽刻蚀及P+离子注入进行工艺整合，整个工艺流程简洁，可节省P+注入层的光刻工艺，大幅度降低制造成本。
附图说明
图1所示为现有技术中的一种单沟道沟槽MOSFET(金属-氧化物半导体场效应晶体管)结构示意图。
图2所示为本发明一实施例提供的一种离子注入方法的流程示意图。
图3～图15所示为本发明一实施例提供的一种离子注入方法的流程示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本实施例提供了一种离子注入方法，如图2所示，该离子注入方法包括：
步骤01:提供一晶圆001。
准备待沟槽刻蚀及离子注入的晶圆001。准备的晶圆001已经完成前期系列离子注入，形成沟道等基本结构。
可选地，晶圆001为碳化硅晶圆。
步骤02:在所述晶圆001上形成具有图形化的刻蚀掩膜层002。
如图3所示，在SiC晶圆001表面制备一层的刻蚀掩膜材料，并结合光刻、刻蚀工艺对刻蚀掩膜材料进行开孔，以形成具有图形化的刻蚀掩膜层002。
可选地，刻蚀掩膜材料为SiO2。
可选地，刻蚀掩膜层002的厚度大于2μm。
步骤03:基于所述刻蚀掩膜层002对所述晶圆001进行刻蚀以形成沟槽。
对图3所示结构进行SiC沟槽刻蚀，形成沟槽，如图4所示。
步骤04:在所述刻蚀掩膜层002远离所述晶圆001的一侧以及所述沟槽的侧壁及底部形成第一注入掩膜层003。
在图4结构基础上，淀积一层SiO2，作为第一注入掩膜层003，如图5所示。可选地，第一注入掩膜层003在沟槽侧壁位置处的厚度范围为30nm～100nm。
步骤05:在所述沟槽的部分或全部侧壁形成金属层004。
具体地，所述在所述沟槽的部分或全部侧壁形成金属层004，包括：
步骤051:在所述第一注入掩膜层003远离所述刻蚀掩膜层002的一侧表面、所述沟槽的底部以及所述沟槽的部分或全部侧壁形成金属层004。
其中，所述在所述第一注入掩膜层003远离所述刻蚀掩膜层002的一侧表面、所述沟槽的底部以及所述沟槽的部分或全部侧壁形成金属层004，包括：将晶圆001旋转第一预设角度，使所述沟槽需进行离子注入的一侧不形成金属层004。
通过溅射工艺，在图5结构上形成一层金属层004，在制备工艺时，一种情况，需自旋转晶圆001第一预设角度，使沟槽需P+离子注入的一侧无高密度材料形成，如图6所示。第二种情况，在所述第一注入掩膜层003远离所述刻蚀掩膜层002的一侧表面、所述沟槽的底部以及所述沟槽全部侧壁形成金属层004，如图7所示。
可选地，所述金属层004可为金属或合金等高密度材料；优选地，所述金属层004的材料为Cu金属。
可选地，沟槽侧壁处的金属层004厚度范围为50nm～00nm。
步骤052:去除所述第一注入掩膜层003远离所述刻蚀掩膜层002一侧表面的所述金属层004以及所述沟槽底部的所述金属层004。
对金属或合金等高密度材料进行自对准回刻，将沟槽表面以及沟槽底部的高密度材料去除，只保留沟槽沟道一侧的高密度材料。对金属层004进行自对准回刻，将所述第一注入掩膜层003远离所述刻蚀掩膜层002一侧表面的的金属层004以及沟槽底部的高密度材料去除，只保留沟槽沟道侧壁的高密度材料。图6所示结构去除部分金属层004后的结构如图8所示；图7所示结构去除部分金属层004后的结构如图9所示。
步骤06:在所述注入掩膜层远离所述刻蚀掩膜层002一侧表面、所述沟槽的部分侧壁和/或所述沟槽的底部形成第二注入掩膜层005。
淀积一层第二SiO2作为第二注入掩膜，在图8的结构上沉积第二注入掩膜层005后的结果如图10所示；在图9的结构上沉积第二注入掩膜层005后的结果如图11所示。
可选地，第二注入掩膜层005在沟槽侧壁处的厚度范围为30nm～100nm。
此步工艺制备的第二注入掩膜层005与步骤04工艺制备的第一注入掩膜层003，可将沟槽侧壁的高密度材料完全包裹，避免在高温离子注入时，金属或合金扩散到SiC本体内。
步骤07:进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构006。
具体地，所述进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构006，包括：将晶圆001旋转第二预设角度，进行至少两次离子注入；所述第二预设角度基于所述刻蚀掩膜层002的厚度、所述第一注入掩膜层003的厚度和所述第二注入掩膜层005的厚度进行调节。
进一步地，所述进行至少两次离子倾斜注入，包括：
将晶圆001旋转第三预设角度，进行第一次离子注入，所述第三预设角度为31°～42°；
将晶圆001旋转第四预设角度，进行第二次离子注入，所述第四预设角度为77°～85°。
为了获得更好的P+离子注入结构006，即更好的电场屏蔽效果，可在两次倾斜注入的基础上增加倾斜注入次数，即在所述进行至少两次离子倾斜注入，还包括：将晶圆001旋转第五预设角度，进行第三次离子注入，所述第五预设角度为42°～77°。
可选地，倾斜的预设角度需根据刻蚀掩膜层002、第一注入掩膜层003和第二注入掩膜层005的厚度进行调节，倾斜注入时的预设角度指的是晶圆001与水平面形成的夹角的角度。
随后对图10结构进行两次及以上的P+离子倾斜注入，实现沟槽底部P+注入结构006。如图12所示。随后对图11结构进行两次及以上的P+离子注入，可选地，该离子注入时可为垂直注入，实现沟槽底部P+注入结构006，如图13所示。
除上述步骤外，在所述进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构006的步骤之后，还包括步骤08:：去除所述刻蚀掩膜层002、所述第一注入掩膜层003、所述金属层004和所述第二注入掩膜层005。
完成注入后，可采用湿法浸泡的腐蚀方式，将复合注入掩膜一并去除。由于高密度材料被SiO2包裹，因此，在去除SiO2的同时，金属或合金的高密度材料也一并被剥离去除。如图4和图15所示。
随后，可对SiC晶圆001进行RCA清洗，以进一步确保SiC晶圆001的洁净程度。
继续后续其他工艺，如碳膜保护、激活退火、场氧、栅氧、POLY栅、金属电极等。
本发明提供了一种先沟槽刻蚀、再进行不同角度相结合的P+离子倾斜注入方法，在相同注入能量条件下，可获得更深的P+离子注入结深。同时，本发明中，在沟槽沟道一侧采用高密度的复合注入掩膜，避免倾斜注入时因P+离子反射到沟道一侧而封闭电流通路。此外，本发明将沟槽刻蚀及P+离子注入进行工艺整合，整个工艺流程简洁，可节省P+注入层的光刻工艺，大幅度降低制造成本。
本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
在本申请所提供的几个实施例中，应该理解到，所揭露的系统、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，RandomAccess Memory)、磁碟或者光盘等各种可以存储程序校验码的介质。
以上结合具体实施例描述了本申请的基本原理，但是，需要指出的是，在本申请中提及的优点、优势、效果等仅是示例而非限制，不能认为这些优点、优势、效果等是本申请的各个实施例必须具备的。另外，上述公开的具体细节仅是为了示例的作用和便于理解的作用，而非限制，上述细节并不限制本申请为必须采用上述具体的细节来实现。
本申请中涉及的器件、装置、设备、系统的方框图仅作为例示性的例子并且不意图要求或暗示必须按照方框图示出的方式进行连接、布置、配置。如本领域技术人员将认识到的，可以按任意方式连接、布置、配置这些器件、装置、设备、系统。
还需要指出的是，在本申请的装置、设备和方法中，各部件或各步骤是可以分解和/或重新组合的。这些分解和/或重新组合应视为本申请的等效方案。
提供所公开的方面的以上描述以使本领域的任何技术人员能够做出或者使用本申请。对这些方面的各种修改对于本领域技术人员而言是非常显而易见的，并且在此定义的一般原理可以应用于其他方面而不脱离本申请的范围。因此，本申请不意图被限制到在此示出的方面，而是按照与在此公开的原理和新颖的特征一致的最宽范围。
本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后、顶、底……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
另外，在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种离子注入方法，其特征在于，包括：
提供一晶圆；
在所述晶圆上形成具有图形化的刻蚀掩膜层；
基于所述刻蚀掩膜层对所述晶圆进行刻蚀以形成沟槽；
在所述刻蚀掩膜层远离所述晶圆的一侧以及所述沟槽的侧壁及底部形成第一注入掩膜层；
在所述沟槽的部分或全部侧壁形成金属层；
在所述注入掩膜层远离所述刻蚀掩膜层一侧表面、所述沟槽的部分侧壁和/或所述沟槽的底部形成第二注入掩膜层；
进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构。
2.根据权利要求1所述的离子注入方法，其特征在于，所述在所述沟槽的部分或全部侧壁形成金属层，包括：
在所述第一注入掩膜层远离所述刻蚀掩膜层的一侧表面、所述沟槽的底部以及所述沟槽的部分或全部侧壁形成金属层；
去除所述第一注入掩膜层远离所述刻蚀掩膜层一侧表面的所述金属层以及所述沟槽底部的所述金属层。
3.根据权利要求2所述的离子注入方法，其特征在于，所述在所述第一注入掩膜层远离所述刻蚀掩膜层的一侧表面、所述沟槽的底部以及所述沟槽的部分或全部侧壁形成金属层，包括：将晶圆旋转第一预设角度，使所述沟槽需进行离子注入的一侧不形成金属层。
4.根据权利要求2所述的离子注入方法，其特征在于，所述进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构，包括：将晶圆旋转第二预设角度，进行至少两次离子注入；所述第二预设角度基于所述刻蚀掩膜层的厚度、所述第一注入掩膜层的厚度和所述第二注入掩膜层的厚度进行调节。
5.根据权利要求4所述的离子注入方法，其特征在于，所述进行至少两次离子倾斜注入，包括：
将晶圆旋转第三预设角度，进行第一次离子注入，所述第三预设角度为31°～42°；
将晶圆旋转第四预设角度，进行第二次离子注入，所述第四预设角度为77°～85°。
6.根据权利要求4所述的离子注入方法，其特征在于，所述进行至少两次离子倾斜注入，还包括：将晶圆旋转第五预设角度，进行第三次离子注入，所述第五预设角度为42°～77°。
7.根据权利要求1所述的离子注入方法，其特征在于，在所述进行至少两次离子倾斜注入，以在所述沟槽的侧壁和/或沟槽底部形成第一导电类型的注入结构的步骤之后，还包括：去除所述刻蚀掩膜层、所述第一注入掩膜层、所述金属层和所述第二注入掩膜层。
8.根据权利要求1所述的离子注入方法，其特征在于，位于所述沟槽侧壁的所述第一注入掩膜层的厚度和/或所述第二注入掩膜层的厚度为30nm～100nm。
9.根据权利要求1所述的离子注入方法，其特征在于，所述金属层的材质为铜。
10.根据权利要求1所述的离子注入方法，其特征在于，所述金属层的厚度范围为50nm～200nm。
CN202211678536.XA 2022-12-26 2022-12-26 一种离子注入方法 Pending CN116130340A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202211678536.XA CN116130340A (zh) 2022-12-26 2022-12-26 一种离子注入方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211678536.XA CN116130340A (zh) 2022-12-26 2022-12-26 一种离子注入方法

Publications (1)

Publication Number Publication Date
CN116130340A true CN116130340A (zh) 2023-05-16

Family

ID=86303861

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211678536.XA Pending CN116130340A (zh) 2022-12-26 2022-12-26 一种离子注入方法

Country Status (1)

Country Link
CN (1) CN116130340A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116705596A (zh) * 2023-08-01 2023-09-05 通威微电子有限公司 一种半导体器件及其制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116705596A (zh) * 2023-08-01 2023-09-05 通威微电子有限公司 一种半导体器件及其制作方法
CN116705596B (zh) * 2023-08-01 2023-11-10 通威微电子有限公司 一种半导体器件及其制作方法

Similar Documents

Publication Publication Date Title
TWI538063B (zh) 使用氧化物填充溝槽之雙氧化物溝槽閘極功率mosfet
TWI683439B (zh) 半導體基板中的半導體元件及其製備方法
US8253192B2 (en) MOS device with varying trench depth
TW201010058A (en) Configurations and methods for manufacturing charge balanced devices
KR100720232B1 (ko) 핀 구조의 반도체 소자의 형성방법
TW201140703A (en) Shielded gate trench MOS with improved source pickup layout
WO2007021701A2 (en) Structure and method for forming inter-poly dielectric in a shielded gate field effect transistor
JP5774261B2 (ja) 炭化シリコン自己整合エピタキシャルｍｏｓｆｅｔおよびその製造方法
JP2015015486A (ja) トレンチゲート型半導体装置の製造方法
JP5567830B2 (ja) 半導体装置の製造方法
JP7355496B2 (ja) 局所的な半導体ウエハの薄膜化
US8283702B2 (en) Process for manufacturing a large-scale integration MOS device and corresponding MOS device
CN116130340A (zh) 一种离子注入方法
US11217707B2 (en) Schottky device and method of manufacturing the same
KR20100103302A (ko) 반도체 소자의 제조 방법
JP2002094059A (ja) Ｍｏｓｆｅｔ素子の製造方法
JP4088011B2 (ja) 半導体装置及びその製造方法
TW434751B (en) Semiconductor element and method of manufacture
JP2002009082A (ja) 半導体装置および半導体装置の製造方法
CN102237406A (zh) 射频ldmos器件及其制造方法
KR100799101B1 (ko) 핀 트랜지스터 제조 방법
TWI325637B (en) Transistor and transistor manufacturing method
CN115642088A (zh) 一种沟槽型SiC MOSFET器件结构及其制造方法
JP2004260003A (ja) 半導体装置及びその製造方法
JP2023545549A (ja) スプリットゲート構造の半導体デバイス及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination