CN116070560A - 一种芯片小批量极限条件构造和验证架构 - Google Patents
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Abstract
本发明提供一种芯片小批量极限条件构造和验证架构，包括ISI背板；所述ISI背板上具有n条链路，每条链路用于连接两个由被测芯片制成的子卡；每条链路的走线长度m不同，并且m1＜m＜m2，其中，m1表示极限短链路的长度，m2表示极限长链路的长度。本发明不需要陪测设备，TCO明显降低；能够实现并行测试，温箱资源的利用率极大提高，并覆盖更多的样本数；通过全链路标定的方式构造的极限链路，可以充分模拟实际应用或对应规范要求的规格极限；ISI背板上链路的邹璇可以设计成平行走线，从而构造实际应用场景可能引入的两条链路间的信号串扰，劣化信号质量，考察芯片的性能容限。
Description
技术领域
本发明涉及芯片验证技术领域，具体而言，涉及一种芯片小批量极限条件构造和验证架构。
背景技术
研发阶段的芯片功能性、性能测试会在用例中安排白盒测试，如对芯片高速Serdes测试会针对各种电气参数进行物理层一致性测试，如图1所示(以PCIe信号的物理层一致性测试为例)，通常测试芯片的样本量在3pcs，环境温度为常温，电压为芯片标称电压，芯片工艺角为TT片(NMOS/PMOS均值芯片，Typical nmos Typical pmos)。
在小批量阶段由于测试前置条件比上述研发阶段的功能测试多得多，一般会要求覆盖8角，即覆盖温度、电压、工艺(FF、SS等Coner芯片)这三个变量的23＝8个组合。
针对小批量阶段的芯片验证活动，通常会将被测芯片制作成标准AIC卡接入主板或者将被测芯片放到主板然后接入AIC卡来进行黑盒测试。无论哪种方式都意味需要对应的陪测主板或者AIC卡。以服务器为例，如果被测芯片在AIC卡上，那么服务器就是作为陪测设备，此种情况要进行小批量测试需要同时配备数十套服务器(按照8角作为前置条件，每个工艺角覆盖3pcs来考虑)，同时需要使用温箱来构造工作温度条件，总体来说，上述现有技术会存在如下几个缺点：
1、对陪测设备数量要求高，陪测料本成本高，总体TCO(总拥有成本，Total Costof Ownership)高；
2、构造温度条件需要数个温箱且满足一定体积要求(陪测设备的体积可能较大)，资源获取难度大；
3、上述两个问题会导致测试活动串行执行，测试效率低下；
4、高速信号的极限链路(如PCIe 4需要满足全链路28db的插入损耗要求)条件无法构造，有漏测的风险；
5、高速信号链路间串扰无法在上述方案中模拟，也存在漏测风险。
发明内容
本发明旨在提供一种芯片小批量极限条件构造和验证架构，以解决上述现有技术存在的问题。
本发明提供的一种芯片小批量极限条件构造和验证架构，包括ISI背板；
所述ISI背板上具有n条链路，每条链路用于连接两个由被测芯片制成的子卡；
每条链路的走线长度m不同，并且m1＜m＜m2，其中，m1表示极限短链路的长度，m2表示极限长链路的长度。
进一步的，所述极限长链路的长度设计规格需要考虑架构中的插损。
进一步的，所述架构中的插损包括：
被测芯片封装内走线插损；
子卡到子卡连接器插损；
ISI背板上连接器插损；
以及ISI背板中走线的插损。
进一步的，所述ISI背板中的极限长链路的插损需要进行标定。
进一步的，所述ISI背板中的极限长链路的插损进行标定的过程为：
(1)制作两个子卡去嵌板，所述子卡去嵌板的高速信号走线与被测芯片制成的子卡一致；
(2)将两个子卡去嵌板分别连接在ISI背板上极限长链路的两端；
(3)使用矢量网络分析仪直接标定从一个子卡去嵌板到对端子卡去嵌板的插损加上被测芯片封装插损，即整条极限长链路的插损。
作为优选，所述架构中的插损需要考虑高低温相对于常温插损增加一定冗余量的情况。
作为优选，所述冗余量为20％。
作为优选，所述ISI背板上每天链路的走线设计为平行走线。
进一步的，所述芯片小批量极限条件构造和验证架构，还包括与ISI背板连接的供电模块。
在一些实施例中，n＝4。
综上所述，由于采用了上述技术方案，本发明的有益效果是：
1、本发明不再需要陪测设备，全部是待测芯片，测试组网和物料要求做到了最简化，TCO明显降低。
2、本发明中，1M3的温箱可以放置至少12套*8芯片设备并行测试，温箱资源的利用率极大提高。
3、本发明可以达成高的测试并行度并覆盖更多的样本数。
4、本发明通过全链路标定的方式构造的极限链路，可以充分模拟实际应用或对应规范要求的规格极限，再配合高低温条件，可以还原甚至轻微超过规格值，从而验证芯片的余量。
5、本发明中ISI背板上两两子卡间的走线可以设计成平行走线，从而构造实际应用场景可能引入的两条链路间的信号串扰，劣化信号质量，考察芯片的性能容限。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1为PCIe信号的物理层一致性测试组网的示意图。
图2为本发明实施例中芯片小批量极限条件构造和验证架构的示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本发明实施例的组件可以以各种不同的配置来布置和设计。
因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例
本实施例提出一种芯片小批量极限条件构造和验证架构，包括ISI背板；
所述ISI背板上具有n条链路，每条链路用于连接两个由被测芯片制成的子卡；
每条链路的走线长度m不同，并且m1＜m＜m2，其中，m1表示极限短链路的长度，m2表示极限长链路的长度。
如图2所示，以n＝4，即4条链路、8张子卡场景为例。所述芯片小批量极限条件构造和验证架构由ISI背板以及8张由被测芯片制成的子卡组成；ISI背板上有4条链路，每条链路用于连接两个由被测芯片制成的子卡，从而将8张子卡通过4条链路两两成对连接。
其中，所述极限短链路和极限长链路的长度设计规格根据需求场景进行设计；其中，所述极限长链路的长度设计规格需要考虑架构中的插损。
具体地，所述架构中的插损包括：
被测芯片封装内走线插损；
子卡到子卡连接器插损；
ISI背板上连接器插损；
以及ISI背板中走线的插损。
在一些实施例中，所述架构中的插损需要考虑高低温相对于常温插损增加一定冗余量(优选为20％)的情况。
进一步的，所述ISI背板中的极限长链路的插损需要进行标定。标定方法为：
(1)制作两个子卡去嵌板，所述子卡去嵌板的高速信号走线与被测芯片制成的子卡一致，只是将被测芯片高速信号所在BALL处使用同轴电缆引出，方便测试。
(2)将两个子卡去嵌板分别连接在ISI背板上极限长链路的两端；
(3)使用矢量网络分析仪(Vector Network Analyzer，VNA)直接标定从一个子卡去嵌板(图1中被测芯片1处)到对端子卡去嵌板(图1中被测芯片8处)的插损加上被测芯片封装插损(被测芯片设计时就可以确定)，即整条极限长链路的插损；根据前述，此处标定的插损需要考虑20％的冗余量，确保高低温下的插损不超过设计规格(例如PCIe 4.0的全链路28db规格)。
所述芯片小批量极限条件构造和验证架构需要被测芯片的高速链路支持本芯片建链，以PCIe场景为例对所述芯片小批量极限条件构造和验证架构的工作原理进行详述：
PCIe场景下芯片的PCIe高速端口既支持EP(End-Point，PCIe终端口)模式又支持RC(Root-Complex，PCIe根复合体)模式，具体以PCIe Retimer芯片做成的子卡为例(Retimer芯片用在信号中继场景时，上行口作为EP对接CPU的RC端口，下行口作为RC对接AIC卡的EP端口)，在本架构中只存在Retimer芯片做成的子卡，那么子卡1的Retimer芯片下行口通过ISI背板与子卡8的Retimer芯片上行口建链，子卡2-7，3-6，4-5同理，最终整个插框可以一次性覆盖从极限短链路到极限长链路以及中等长度链路的测试场景。
通过上述可知，利用本发明提供的芯片小批量极限条件构造和验证架构可以有效解决现有技术存在的5个缺点：
1、对外部的陪测设备数量要求高，陪测料本成本高，总体TCO高；
本发明不再需要陪测设备，全部是待测芯片，测试组网和物料要求做到了最简化，TCO明显降低。
2、构造温度条件需要数个温箱且满足一定体积要求(陪测设备的体积可能较大)，资源获取难度大；
本发明中，1M3的温箱可以放置至少12套*8芯片设备并行测试，温箱资源的利用率极大提高。
3、上述两个问题会导致测试活动串行执行，测试效率低下；
本发明可以达成高的测试并行度并覆盖更多的样本数。
4、高速信号的极限链路(如PCIe 4需要满足全链路28db的插入损耗要求)条件无法构造，有漏测的风险；
本发明通过全链路标定的方式构造的极限链路，可以充分模拟实际应用或对应规范要求的规格极限，再配合高低温条件，可以还原甚至轻微超过规格值，从而验证芯片的余量。
5、高速信号链路间串扰无法在上述方案中模拟，也存在漏测风险。
本发明中ISI背板上两两子卡间的走线可以设计成平行走线，从而构造实际应用场景可能引入的两条链路间的信号串扰，劣化信号质量，考察芯片的性能容限。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种芯片小批量极限条件构造和验证架构，其特征在于，包括ISI背板；
所述ISI背板上具有n条链路，每条链路用于连接两个由被测芯片制成的子卡；
每条链路的走线长度m不同，并且m1＜m＜m2，其中，m1表示极限短链路的长度，m2表示极限长链路的长度。
2.根据权利要求1所述的芯片小批量极限条件构造和验证架构，其特征在于，所述极限长链路的长度设计规格需要考虑架构中的插损。
3.根据权利要求2所述的芯片小批量极限条件构造和验证架构，其特征在于，所述架构中的插损包括：
被测芯片封装内走线插损；
子卡到子卡连接器插损；
ISI背板上连接器插损；
以及ISI背板中走线的插损。
4.根据权利要求2所述的芯片小批量极限条件构造和验证架构，其特征在于，所述ISI背板中的极限长链路的插损需要进行标定。
5.根据权利要求4所述的芯片小批量极限条件构造和验证架构，其特征在于，所述ISI背板中的极限长链路的插损进行标定的过程为：
(1)制作两个子卡去嵌板，所述子卡去嵌板的高速信号走线与被测芯片制成的子卡一致；
(2)将两个子卡去嵌板分别连接在ISI背板上极限长链路的两端；
(3)使用矢量网络分析仪直接标定从一个子卡去嵌板到对端子卡去嵌板的插损加上被测芯片封装插损，即整条极限长链路的插损。
6.根据权利要求2-5任一项所述的芯片小批量极限条件构造和验证架构，其特征在于，所述架构中的插损需要考虑高低温相对于常温插损增加一定冗余量的情况。
7.根据权利要求6所述的芯片小批量极限条件构造和验证架构，其特征在于，所述冗余量为20％。
8.根据权利要求1所述的芯片小批量极限条件构造和验证架构，其特征在于，所述ISI背板上每天链路的走线设计为平行走线。
9.根据权利要求1所述的芯片小批量极限条件构造和验证架构，其特征在于，还包括与ISI背板连接的供电模块。
10.根据权利要求1所述的芯片小批量极限条件构造和验证架构，其特征在于，n＝4。
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Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090119554A1 (en) * | 2007-11-06 | 2009-05-07 | Agere Systems Inc. | Backplane emulation technique for automated testing |
| CN108693404A (zh) * | 2017-04-06 | 2018-10-23 | 华为技术有限公司 | 链路阻抗检测芯片及方法 |
| CN111579974A (zh) * | 2020-06-09 | 2020-08-25 | 中国电子科技集团公司第十四研究所 | 实现边界扫描测试的被测模块、嵌入式系统及测试方法 |
| CN113740703A (zh) * | 2021-07-28 | 2021-12-03 | 苏州浪潮智能科技有限公司 | 一种Retimer芯片的测试板及测试系统 |
| CN114442514A (zh) * | 2020-11-02 | 2022-05-06 | 芯启源(上海)半导体科技有限公司 | 一种基于fpga的usb3.0/3.1控制系统 |
| CN217467651U (zh) * | 2022-04-08 | 2022-09-20 | 深圳市同泰怡信息技术有限公司 | 一种背板链路检测装置 |
| CN115208782A (zh) * | 2021-04-08 | 2022-10-18 | 中兴通讯股份有限公司 | 链路状态测试方法及其装置、计算机可读存储介质 |
-
2022
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Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090119554A1 (en) * | 2007-11-06 | 2009-05-07 | Agere Systems Inc. | Backplane emulation technique for automated testing |
| CN108693404A (zh) * | 2017-04-06 | 2018-10-23 | 华为技术有限公司 | 链路阻抗检测芯片及方法 |
| CN111579974A (zh) * | 2020-06-09 | 2020-08-25 | 中国电子科技集团公司第十四研究所 | 实现边界扫描测试的被测模块、嵌入式系统及测试方法 |
| CN114442514A (zh) * | 2020-11-02 | 2022-05-06 | 芯启源(上海)半导体科技有限公司 | 一种基于fpga的usb3.0/3.1控制系统 |
| CN115208782A (zh) * | 2021-04-08 | 2022-10-18 | 中兴通讯股份有限公司 | 链路状态测试方法及其装置、计算机可读存储介质 |
| CN113740703A (zh) * | 2021-07-28 | 2021-12-03 | 苏州浪潮智能科技有限公司 | 一种Retimer芯片的测试板及测试系统 |
| CN217467651U (zh) * | 2022-04-08 | 2022-09-20 | 深圳市同泰怡信息技术有限公司 | 一种背板链路检测装置 |
Non-Patent Citations (1)
| Title |
|---|
| 李凯;: "如何进行100G背板性能的验证", 电子技术应用, no. 03, 6 March 2015 (2015-03-06) * |
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