KR20150028315A

KR20150028315A - 스택형 반도체 디바이스를 검사하는 테스팅 디바이스

Info

Publication number: KR20150028315A
Application number: KR1020157001776A
Authority: KR
Inventors: 티모시 디. 윅
Original assignee: 인텔 코오퍼레이션
Priority date: 2012-09-27
Filing date: 2013-06-10
Publication date: 2015-03-13
Also published as: WO2014051726A1; US20140084954A1; US9599661B2; CN104583790B; KR20160106783A; CN104583790A; KR101993740B1

Abstract

본 발명의 실시예는 HDI(High Density Interconnect) 다층 기판으로부터 형성된 전기적 상호접속들을 갖는 테스팅 기구를 이용하는 장치, 시스템 및 방법을 기재한다. 전기 신호는 다수의 층들 내에 형성된 도전성 상호접속들에 의해 HDI 기판 상에 실장된 디바이스들 사이에서 라우팅될 수 있다. 도전성 상호접속들은 일반적으로 금속 상호접속 및 비아로 구성되고, 각각의 비아는 층들 사이를 관통하여 하나의 층으로부터의 금속 상호접속을 다른 층으로부터의 금속 상호접속에 결합한다. HDI 기판을 이용함으로써, 본 발명의 실시예는 다수의 층들 상의 신호 핀을 "생성"하고 패키지 채널의 라우팅 층을 2배 또는 3배로 만들지만, 임피던스 및 크로스토크와 같은 채널 파라미터가 최종 디바이스 패키지를 엄밀히 에뮬레이션하는 것을 보장하기 위해 송신선의 기하학적 구조 및 다른 인자가 선택될 수 있다.

Description

스택형 반도체 디바이스를 검사하는 테스팅 디바이스{TESTING DEVICE FOR VALIDATING STACKED SEMICONDUCTOR DEVICES}

본 발명의 실시예는 일반적으로 컴퓨팅 디바이스에 관한 것으로 특히 스택형 반도체 디바이스의 검사(validating)에 관한 것이다.

반도체 디바이스를 검사할 때, 타겟 애플리케이션과 거의 유사한 조건에서 디바이스(즉, 피시험 디바이스(DUT; device under test)를 테스트하는 것이 이상적이다. 메모리 모듈과 같은 일부 디바이스는 현재 테스팅 환경에서 에뮬레이팅할 수 없는 짧고 빠른 데이터 송신 채널을 이용하는 "스택형(stacked)" 설계를 갖는다. 디바이스가 어셈블링된 패키지에 포함되어 이용될 때 이러한 디바이스의 채널 성능을 에뮬레이팅할 수 있는 테스팅 솔루션이 필요하다. 이러한 디바이스 테스팅은 그 어셈블리 전에 컴포넌트를 더 잘 검사하고 적격성을 부여할(qualify) 수 있고 DUT 상에서 더 현실적인 성능 테스트가 실행되도록 한다.

다음의 설명은 본 발명의 실시예의 구현의 예로서 주어진 예시를 갖는 도면의 설명을 포함한다. 도면은, 한정적인 것이 아니라, 예시적인 것으로 이해되어야 한다. 본원에서 사용된 바와 같이, 하나 이상의 "실시예"에 대한 참조는 본 발명의 적어도 하나의 구현에 포함되는 특정 특징, 구조 또는 특성을 설명하는 것으로 이해된다. 따라서, 본원에 나타나는 "일 실시예에서" 또는 "대안의 실시예에서"와 같은 구문은 본 발명의 다양한 실시예 및 구현을 기재하며 반드시 모두 동일한 실시예를 지칭하는 것은 아니다. 그러나, 이들은 또한 반드시 상호 배타적이지 않다.
도 1은 본 발명의 실시예에 따른 디바이스 테스팅 시스템 환경의 블록도이다.
도 2는 본 발명의 실시예에 따른 디바이스 테스팅에 의해 검사되는 멀티칩 패키지 디바이스의 블록도이다.
도 3a 내지 3b는 본 발명의 실시예에 따른 HDI 기판으로부터 형성된 테스팅 보드의 예시이다.
도 4는 본 발명의 실시예에 따른 복수의 디바이스 소켓을 포함하고 HDI 기판으로부터 형성된 테스팅 보드의 블록도.
이하에 기재된 실시예의 일부 또는 전부를 나타낼 수 있는 도면의 설명 및 본원에 제시된 진보적 개념의 다른 잠재적인 실시예 또는 구현의 설명을 포함하는 특정 상세들 및 구현예를 설명한다. 본 발명의 실시예의 개요가 이하에 제공되고, 이어서 도면을 참조하여 보다 상세하게 설명한다.

본 발명의 실시예는 HDI(High Density Interconnect) 기판으로부터 형성된 전기적 상호접속을 갖는 테스팅 기구를 이용하는 장치, 시스템 및 방법을 기재한다. HDI 기술은 일반적으로 종래의 인쇄 회로 기판(PCB; printed circuit board) 기술 및 패키지 기판 기술 간의 기술 갭을 포괄한다. HDI 기판은 집적 회로 디바이스를 실장하고 상호접속하는데 사용되는 다층 기판이다. 전기 신호는 기판의 다수의 층들 내에 형성된 도전성 상호접속에 의해 HDI 기판 상에 실장된 디바이스들 사이에서 라우팅될 수 있다. 도전성 상호접속은 일반적으로 금속 상호접속들 및 비아(via)로 구성되고 각각의 비아는 층들 사이를 관통하여 하나의 층으로부터의 금속 상호접속을 다른 층으로부터의 금속 상호접속에 결합한다.

이하에서 설명하는 바와 같이 HDI 기판을 이용함으로써, 본 발명의 실시예는 다수의 층들 상에 신호 핀들을 "생성(break out)"하고 패키지 채널의 라우팅 층을 2배 또는 3배로 만들지만, 임피던스 및 크로스토크와 같은 채널 파라미터가 최종 디바이스 패키지를 엄밀히 에뮬레이션하는 것을 보장하기 위해 송신선들의 기하학적 구조 및 다른 인자가 선택될 수 있다.

다음의 설명에서, 실시예의 완벽한 이해를 제공하기 위하여 다수의 특정 상세들이 제공된다. 그러나, 본 기술분야의 통상의 기술자는 본원에 기재된 기술이 특정 상세들 중의 하나 이상 없이 실시될 수 있거나 다른 방법, 컴포넌트, 재료 등으로 실시될 수 있음을 인식할 것이다. 다른 예에서, 공지된 구조, 물질, 또는 동작은 특정 양태를 모호하게 하는 것을 피하기 위하여 상세히 도시되거나 기재되지 않는다.

본 명세서에 걸쳐서 "일 실시예" 또는 "실시예"는 실시예와 결합하여 기재된 특정 특징, 구조 또는 특성이 본 발명의 적어도 하나의 실시예에 포함되는 것을 의미한다. 따라서, 본 명세서에 걸쳐 다양한 곳에서의 "일 실시예에서" 또는 "실시예에서"의 구의 출현은 반드시 모두 동일한 실시예를 참조하는 것이 아니다. 또한, 특정 특징, 구조 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 결합될 수 있다.

도 1은 본 발명의 실시예에 따른 디바이스 테스팅 시스템 환경의 블록도이다. 이 실시예에서, 시스템(100)은 디바이스 제어기(112)에 DUT(device under test)(104)를 통신가능하게 결합하는데 사용되는 테스팅 보드(102), 전원(114) 및 테스팅 기구(110)를 포함한다.

메모리 모듈과 같은 디바이스를 테스팅할 때, 테스팅 기구(110)가 디바이스의 입출력(I/O)과 직접 인터페이싱하도록 하는 테스트 고정체(test fixture)를 생성하는 것이 바람직하다. 이러한 테스팅이 가능하게 하는 테스팅 플랫폼은 벤치 전기 검사 보드(Bench Electrical Validation Board)라 할 수 있다. 이들 테스팅 보드는 임피던스 미스매치, 유전체 및 구리 손실, 기생 인덕턴스/커패시턴스 및 크로스토크와 같은 채널 장애를 최소화하여 기구와 반도체 사이의 대부분의 직접적인 전기적 액세스를 제공하도록 설계된다. 이들 테스팅 보드에 대한 종래의 솔루션은 이하에 기재된 바와 같이 도 2의 디바이스(275)와 같은 멀티칩 패키지(MCP) 디바이스를 테스트할 때 시스템 성능의 효과적인 예측기(predictor)로서 기능하지 않는다.

본 발명의 실시예는 테스팅 보드(102)에 HDI 기술을 이용하여 DUT(104)에 대한 타겟 CPU 또는 호스트 패키지를 흉내내어 벤치 검사가 어셈블링된 패키지의 채널 성능을 에뮬레이팅할 수 있다. 이 HDI "컴플라이언스 보드(compliance board)"는 테스터가 어셈블리 전에 컴포넌트를 더 잘 검사하고 적격성을 부여하고 벤치 상에서 보다 현실적인 성능 마진 테스트(realistic performance margining test)를 허용한다.

도 2는 본 발명의 일 실시예에 따른 디바이스 테스팅에 의해 검사될 멀티칩 패키지 디바이스의 블록도이다. 도 2는 개별 패키지에 하우징된 디바이스(예를 들어, 하나 이상의 메모리 컴포넌트)와 결합된 하나의 패키지 내의 호스트(예를 들어, 프로세서)를 나타낸다. 도 1의 테스팅 환경은 상기 디바이스의 성능 및 기능을 테스트하기 위하여 이 환경을 시뮬레이션(즉, DUT 및 호스트 사이의 통신 채널을 시뮬레이션)하는데 이용될 수 있다. 도 2의 예는 스택형 동적 랜덤 액세스 메모리(DRAM) 디바이스를 포함하지만, 다른 타입의 스택형 디바이스가 또한 본 발명의 실시예에 의해 테스트될 수 있다.

도 2의 예에서, 호스트(200) 및 디바이스(275)는 오직 예시 및 설명의 목적으로 개별적으로 패키징된 것으로 도시된다. 패키지는, 예를 들어, 다른 패키지 상 또는 그 내에 어셈블링될 수 있는 볼 그리드 어레이(BGA) 패키지 또는 웨이퍼 레벨 패키지일 수 있다. 추가적인 패키징으로 인하여, 이들 디바이스는 증가된 크로스토크를 겪을 수 있다. 다른 실시예에서, 디바이스(275)는 그의 쌍을 이루는 CPU(mating CPU) 또는 호스트 디바이스를 또한 실장하는 MCP 기판 상에 직접 실장될 수 있다. 이들 실시예에서, 디바이스(275)는 고속(예를 들어, 이퀄라이제이션(equalization) 없이 싱글 엔드 8GT/s에서)으로 동작하는 매우 짧은 채널을 위해 설계된다.

일 실시예에서, 호스트(200) 및 디바이스(275) 간의 인터페이스는 (클록 잡음 및 수신기 트레이닝을 극복하기 위하여) 동조가능 소스-종단형(tunable source-terminated) 수신기, 데이터/명령의 DBI(data bus inversion) 인코딩, 감지 증폭기 수신기 및/또는 차동 포워딩 클록을 포함한다. 호스트(200)는 패키지 인터페이스(예를 들어, BGA) 및 라인(220)을 통해 디바이스(275)와 결합된 송신기(215) 및 수신기(210)를 포함하는 것으로 도시된다. 디바이스 패키지(230)는 라인(220)과 결합된 대응(counterpart) 수신기(245) 및 송신기(240)를 포함한다.

일 실시예에서, 송신기(240) 및 수신기(245)는 패키지 인터페이스(235)를 통해 라인(220)과 결합된다. 패키지 인터페이스(235)는 패키지(230) 및 로직 버퍼(250) 사이의 인터페이스를 제공한다. 따라서, 이 추가적인 패킹(packing) 및 인터페이스는 테스팅 환경에서 시뮬레이션될 필요가 있다. 후술하는 바와 같이, 본 발명의 실시예는 이 목적으로 HDI 기판을 이용한다.

유사한 고속 애플리케이션(예를 들어, QPI(Quick Path Interconnect), PCIe(Peripheral Component Interconnect express))에서, 수동 채널이 잘 모델링된 경우에도, 시뮬레이션만이 링크 성능의 충분한 예측기가 아닐 수 있다는 것이 이해된다. 이것은 대체로 성능 파라미터가 일반적으로 제1 실리콘 후에 개량되는 실리콘 거동의 부정확한 예측 때문이다.

HDI 기판을 이용함으로써, 본 발명의 실시예는 DUT에 대한 타겟 호스트 디바이스(즉, MCP)의 채널을 복제하는 수동 "컴플라이언스 채널"을 HDI 기반 기구(HDI based fixture) 내에 구성하는 가능성을 허용한다.

도 3a-3b는 본 발명의 실시예에 따라 HDI 기판으로부텨 형성된 테스팅 보드를 나타낸다. 테스팅 환경(300)은 (DUT(320)를 수용하는) DUT 포트(304) 및 테스팅 보드(310)를 통해 통신가능하게 결합된 (테스팅 기구 인터페이스(330)를 수용하는) 테스팅 기구 포트(302)를 포함하는 것으로 도시된다. 이 실시예에서, 테스팅 보드(310)는 HDI 기판으로부터 형성된 전기적 상호접속들(306)를 포함한다.

최소의 전기적 채널을 갖는 전통적인 테스트 고정체가 (이러한 검사 보드) 장애에 유용하지만, 본 발명의 실시예는 (예를 들어, 도 2를 참조하여 전술한 바와 같이) 타겟 애플리케이션의 시스템내 특성을 더 에뮬레이션할 수 있다. 따라서, 본 발명의 실시예는 HDI 기판을 이용하여, 타겟 시스템의 전기적 특성을 에뮬레이션하도록 상호 접속들(306)을 설계함으로써, 시스템 내 성능이 더 잘 예측되어, DUT(320)의 최종 타겟 패키지에 대한 성능 문제의 위험을 감소시킨다.

도 3b는 테스팅 보드(310)의 상호접속들(306)을 위한 예시적인 상호접속 설계를 나타낸다. 테스팅 보드(310)의 HDI 기판은 상호접속부(306)로서 도시된, 다수의 층들의 전기적 상호접속들을 포함한다. 다수의 층들은, 이것으로 한정되는 것은 아니지만, 코어층, 프리프레그(prepreg) 층 및 유전체층을 포함하는, HDI 기판에 사용되는 종래의 층을 포함할 수 있다. 상기 다수의 층들은 종래의 유전체 재료, 수지, 유리 강화 에폭시 및 비강화 에폭시와 같은 절연 재료를 이용하여 형성될 수 있다.

금속 상호접속들(306)은, 이것으로 한정되는 것은 아니지만, 구리(구리 포일(foil) 또는 구리 금속으로 도금된 구리 포일) 또는 알루미늄을 포함하는 다양한 금속을 이용하여 형성될 수 있다. 일부 실시예에서, 금속 상호접속(306)의 직경 또는 두께는 비교적 작으며, 이들은 금속 트레이스라 지칭될 수 있다.

테스팅 보드(310)의 HDI 기판은 HDI 기판의 다층으로부터 형성된 상호접속들(306)을 전기적으로 결합하는데 사용되는 복수의 비아(314)를 포함한다. 일부 실시예에서, 비아(314)는 각각 마이크로 비아를 포함할 수 있다. 비아(314)는 예를 들어 구리 또는 텅스텐와 같은 금속으로 형성될 수 있다. 비아를 위해 본 기술분야에 공지된 다른 금속이 사용될 수 있다. 또한, 비아(314)는 할로우(hollow) 비아, 충전된 비아(예를 들어, 구리, 에폭시 수지 등으로 충전됨) 또는 그 조합을 포함할 수 있다.

도 3a에 도시된 바와 같이, 금속 상호접속들(306) 및 비아(310)의 조합은 디바이스 상호접속(또는 디바이스 자체)의 BGA 어셈블리(312)를 테스팅 기구 또는 제어 기구에 전기적으로 결합하는데 사용되어, 테스팅 보드(310)의 HDI 기판 내에서 내부적으로 라우팅된 전기 신호를 이용하여 2개의 디바이스가 통신하는 것을 가능하게 한다.

전술한 바와 같이, 스택형 DRAM 메모리 모듈(275)와 같은 디바이스가 그의 쌍을 이루는 CPU 또는 호스트 디바이스를 또한 실장하는 MCP 기판 상에 직접 실장될 때, 종래의 테스팅 디바이스는 2개의 디바이스 사이의 I/O 성능을 시뮬레이션하고 검증하는 것이 어렵다. 이것은 2개의 디바이스가 솔더 리플로우(solder reflow) 및 접착 에폭시 언더필(adhesive epoxy underfill)에 의해 패키지 기판에 강하게 부착될 수 있고 직접적인 관찰이 불가능하기 때문이다.

전술한 바와 같이 HDI 기판을 이용함으로써, 본 발명의 실시예는 다수의 층들 상에 신호 핀을 생성하고 패키지 채널의 라우팅 층을 2배 또는 3배로 만들지만, 임피던스 및 크로스토크와 같은 채널 파라미터가 최종 디바이스 패키지를 엄밀히 에뮬레이션하는 것을 보장하기 위해 송신선들의 기하학적 구조 및 다른 인자가 선택될 수 있다.

도 4는 본 발명의 실시예에 따른 복수의 디바이스 소켓을 포함하고 HDI 기판으로부터 형성된 테스팅 보드의 블록도이다. 디바이스 테스팅 보드(400)는 MCP 반도체 디바이스와 같은 반도체 디바이스(408)를 수용하는 디바이스 소켓(402)을 포함한다. 일부 실시예에서, 디바이스 소켓(402)은 BGA 디바이스 상호접속들을 수용하는 전극을 포함하고, 다른 실시예에서, 디바이스 소켓(402)은 PGA(Pin Grid Array) 디바이스 상호접속 또는 임의의 다른 기능적으로 동등한 디바이스 상호 접속을 수용하는 전극을 포함한다.

보드(400)는 테스트 기구 커플러(미도시)를 위한 테스트 기구 소켓(406), 반도체 디바이스에 대한 제어 신호를 수신하는 제어 소켓(404) 및 (더 넓은 전력 평면을 갖는 층 상과 같은 비-HDI 전기적 상호접속 수단(414)을 통해) 반도체 디바이스에 전력을 가하는 전원으로부터 전력을 수신하는 전력 포트(412)를 더 포함하는 것으로 도시된다. 다른 실시예는 다수의 테스트 소켓 및 제어 소켓을 포함할 수 있거나 다수의 테스트 기구 및 제어기가 DUT에 결합되도록 할 수 있다.

이 실시예에서, 보드(400)는 HDI 기판으로부터 형성된 전기적 상호접속(410)을 포함한다. 상기 전기적 상호접속들은 하나 이상의 비아(예를 들어, 충전, 미충전 또는 그 양자의 조합)를 포함할 수 있다. 이 실시예에서, HDI 전기 상호접속들(410)은 제어 소켓(404) 및 테스트 기구 소켓(406)을 디바이스(408)에 통신가능하게 결합하는 것으로 도시되지만, 다른 실시예에서, 상기 테스트 기구 소켓만이 HDI 전기 상호접속들을 통해 DUT에 결합된다. HDI 전기적 상호접속들(410)은 반도체 디바이스(408)에 대한 예측 호스트 플랫폼 상호접속들(예를 들어, 프로세서 상호접속)을 에뮬레이션하도록 설계될 수 있다.

즉, 상기 전기적 상호접속들은, 소켓의 효과 및 다른 고정된 기하학적 제약들을 보상하여 의도된 플랫폼 환경에서 MCP의 채널 성능을 더 잘 매칭하도록 설계될 수 있다.

본원에 기재된 프로세스, 서버 또는 도구로서 위에서 참조된 다양한 컴포넌트는 기재된 기능을 수행하는 수단일 수 있다. 본원에 기재된 각각의 컴포넌트는 소프트웨어, 하드웨어 또는 그 조합을 포함한다. 각각의 컴포넌트 및 모든 컴포넌트는 소프트웨어 모듈, 하드웨어 모듈, 특수목적 하드웨어(예를 들어, 애플리케이션 특정 하드웨어, ASIC, DSP 등), 임베딩된 제어기, 하드와이어드(hardwired) 회로, 하드웨어 로직 등으로서 구현될 수 있다. 소프트웨어 콘텐츠(예를 들어, 데이터, 명령어, 설정)는 실행될 수 있는 명령을 나타내는 콘텐츠를 제공하는 비일시적 유형의(tangible) 컴퓨터 또는 머신 판독가능 저장 매체를 포함하는 제조 물품을 통해 제공될 수 있다. 콘텐츠는 컴퓨터가 본원에 기재된 다양한 기능/동작을 수행하게 초래할 수 있다.

컴퓨터 판독가능 비일시적 저장 매체는 기록가능/기록 불가능 매체(예를 들어, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 자기 디스크 저장 매체, 광 저장 매체, 플래시 메모리 디바이스 등)와 같은 컴퓨터(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스가능한 형태로 정보를 제공(즉, 저장 및/또는 송신)하는 임의의 메카니즘을 포함한다. 콘텐츠는 직접 실행가능("오브젝트" 또는 "실행가능" 형태), 소스 코드 또는 차이 코드("델타(delta)" 또는 "패치(patch)" 코드)일 수 있다. 컴퓨터 판독가능 비일시적 저장 매체는 또한 콘텐츠가 다운로드될 수 있는 저장소 또는 데이터베이스를 포함할 수 있다. 상기 컴퓨터 판독가능 매체는 또한 판매시 또는 배달시 콘텐츠가 저장된 디바이스 또는 제품을 포함할 수 있다. 따라서, 콘텐츠가 저장된 디바이스의 배달 또는 통신 매체를 통해 다운로드될 콘텐츠의 제공은 본원에 기재된 콘텐츠를 갖는 제조 물품을 제조하는 것으로 이해될 수 있다.

Claims

장치로서,
반도체 디바이스를 수용하기 위한 디바이스 포트;
테스트 기구 상호접속을 위한 테스트 기구 소켓; 및
HDI(High Density Interconnect) 기판으로부터 형성되고, 상기 반도체 디바이스에 통신가능하게 결합될 컴퓨팅 디바이스에 대한 상호접속 파라미터들에 적어도 부분적으로 기초하여 형성되는 전기적 상호접속들을 통해 상기 디바이스 포트와 상기 테스트 기구 소켓을 상호 접속하는 테스팅 보드
를 포함하는 장치.
제1항에 있어서, 상기 디바이스 포트는 볼 그리드 어레이(BGA) 디바이스 상호접속을 수용하는 전극들을 포함하는 테스팅 디바이스.
제1항에 있어서, 상기 디바이스 포트는 핀 그리드 어레이(PGA) 디바이스 상호접속을 수용하는 전극들을 포함하는 테스팅 디바이스.
제1항에 있어서, 상기 디바이스 포트는 멀티칩 패키지 반도체 디바이스를 수용하도록 구성되는 테스팅 디바이스.
제1항에 있어서, HDI 기판으로부터 형성된 상기 전기적 상호접속들은 상기 반도체 디바이스에 대한 호스트 프로세서 상호접속에 기초하여 형성되는 테스팅 디바이스.
제1항에 있어서, 복수의 테스트 기구를 수용하기 위한 복수의 테스트 기구 소켓을 더 포함하는 테스팅 디바이스.
제1항에 있어서, 상기 전기적 상호접속들은 상기 HDI 기판에 형성된 하나 이상의 비아를 통해 전기적으로 결합되는 테스팅 디바이스.
제7항에 있어서, 상기 하나 이상의 비아는 충전된(filled) 비아를 포함하는 테스팅 디바이스.
제1항에 있어서, 상기 반도체 디바이스에 전력을 공급하기 위한 전원으로부터 전력을 수신하는 전력 포트를 더 포함하는 테스팅 디바이스.
제1항에 있어서, 상기 반도체 디바이스에 대한 제어 신호들을 수신하는 제어 소켓을 더 포함하는 테스팅 디바이스.
시스템으로서,
테스팅 보드 - 상기 테스팅 보드는
반도체 디바이스를 수용하기 위한 디바이스 포트;
테스트 기구 상호접속들을 수용하는 테스트 기구 소켓; 및
상기 디바이스 포트와 상기 테스트 기구 소켓을 통신가능하게 결합하기 위하여 HDI(High Density Interconnect) 기판으로부터 형성된 전기적 상호접속들
을 포함함 - ;
상기 반도체 디바이스에 제어 신호들을 전송하기 위하여 상기 테스팅 보드에 통신가능하게 결합된 신호 생성기; 및
상기 반도체 디바이스에 전력을 공급하기 위하여 상기 테스팅 보드에 통신가능하게 결합된 전원
을 포함하는 시스템.
제11항에 있어서, 상기 테스팅 보드의 상기 디바이스 포트는 볼 그리드 어레이(BGA) 디바이스 상호접속을 수용하는 전극들을 포함하는 시스템.
제11항에 있어서, 상기 테스팅 보드의 상기 디바이스 포트는 핀 그리드 어레이(PGA) 디바이스 상호접속을 수용하는 전극들을 포함하는 시스템.
제11항에 있어서, 상기 테스팅 보드의 상기 디바이스 포트는 멀티칩 패키지 반도체 디바이스를 수용하도록 구성되는 시스템.
제11항에 있어서, 상기 HDI 기판으로부터 형성된 상기 테스팅 보드의 상기 전기적 상호접속은 반도체 디바이스에 대한 호스트 프로세서 상호접속에 기초하여 형성되는 시스템.
제11항에 있어서, 상기 테스팅 보드는 복수의 테스트 기구를 수용하기 위한 복수의 테스트 기구 소켓을 더 포함하는 시스템.
제11항에 있어서, 상기 테스팅 보드의 상기 전기적 상호접속들은 상기 HDI 기판에 형성된 하나 이상의 비아를 통해 전기적으로 결합되는 시스템.
제17항에 있어서, 상기 하나 이상의 비아는 충전된 비아를 포함하는 시스템.
제11항에 있어서, 상기 테스팅 보드는 상기 반도체 디바이스에 대한 제어 신호들을 수신하는 제어 소켓을 더 포함하는 시스템.