CN116047256A - 测试方法、测试装置及电子设备 - Google Patents

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Abstract

本申请提供一种测试方法、测试装置及电子设备，对器件施加多个反偏电压，测试每个反偏电压对应的反偏电流，相邻反偏电流之间的差值处于第一阈值内时，将相邻反偏电流中较大的反偏电流作为最大反偏电流，而后根据最大反偏电流以及器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。本申请的方案，能够获取少子扩散系数。

Description

测试方法、测试装置及电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种测试方法、测试装置及电子设备。
背景技术
P型半导体与N型半导体结合在一起，在二者的界面处形成空间电荷区，也称为PN结（PN junction）。PN结具有单向导电性，是电子技术中许多器件所利用的特性。
PN结在反偏电压作用下存在PN结反偏电流，增加器件功耗。PN结反偏电流的大小与少子扩散有关。因此对少子扩散系数的测定显得尤为重要。
发明内容
本申请提供一种测试方法、测试装置及电子设备，能够获得少子扩散系数。
第一方面，本申请提供一种测试方法，所述方法包括：
对器件施加多个反偏电压，测试每个反偏电压对应的反偏电流，相邻反偏电流之间的差值处于第一阈值内时，将所述相邻反偏电流中较大的反偏电流作为最大反偏电流；
根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。
在一些实施例中，所述器件为MOS晶体管，所述MOS晶体管包括衬底和漏区；
所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
设计与所述MOS晶体管的衬底相同的第一衬底，以及与所述MOS晶体管的漏区相同的第一漏区，在所述第一衬底远离所述第一漏区的一侧设计第二衬底，所述第二衬底的掺杂浓度低于所述第一衬底的掺杂浓度；
在所述第一衬底和所述第二衬底之间施加第一反偏电压，测试所述第一衬底和所述第二衬底之间的第一反偏电流，缩短所述第一衬底的长度，相邻所述第一反偏电流之间的差值处于第二阈值内时，获取所述第一衬底的目标长度；
计算所述第一衬底的目标长度和所述衬底的耗尽层宽度之间的差值，获得所述衬底的少子扩散层厚度，根据所述衬底的少子扩散层厚度以及所述最大反偏电流、所述衬底的体相少子浓度计算所述衬底的少子扩散系数。
在一些实施例中，所述器件为MOS晶体管，所述MOS晶体管包括衬底和漏区；
所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
设计与所述MOS晶体管的衬底相同的第一衬底，以及与所述MOS晶体管的漏区相同的第一漏区，在所述第一漏区远离所述第一衬底的一侧设计第二漏区，所述第二漏区的掺杂浓度低于所述第一漏区的掺杂浓度；
在所述第一漏区和所述第二漏区之间施加第二反偏电压，测试所述第一漏区和所述第二漏区之间的第二反偏电流，缩短所述第一漏区的长度，相邻所述第二反偏电流之间的差值处于第三阈值内时，获取所述第一漏区的目标长度；
计算所述第一漏区的目标长度和所述漏区的耗尽层宽度之间的差值，获得所述漏区的少子扩散层厚度，根据所述漏区的少子扩散层厚度以及所述最大反偏电流、漏区的体相少子浓度计算所述漏区的少子扩散系数。
在一些实施例中，所述器件为NMOS晶体管，所述NMOS晶体管包括P型衬底和N型漏区；
所述对器件施加多个反偏电压，具体包括：
在所述P型衬底和所述N型漏区之间施加多个依次递减的负电压。
在一些实施例中，所述器件为PMOS晶体管，所述PMOS晶体管包括N型衬底和P型漏区；
所述对器件施加多个反偏电压，具体包括：
在所述P型漏区和所述N型衬底之间施加多个依次递减的负电压。
在一些实施例中，所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
获取所述衬底的掺杂浓度，根据所述衬底的掺杂浓度以及本征载流子浓度计算所述衬底的体相少子浓度。
在一些实施例中，所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
获取所述漏区的掺杂浓度，根据所述漏区的掺杂浓度以及本征载流子浓度计算所述漏区的体相少子浓度。
在一些实施例中，所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
根据所述最大反偏电流和所述器件的空间电荷区的面积计算最大反偏电流密度；
根据所述最大反偏电流密度以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。
第二方面，本申请提供一种测试装置，所述装置包括：
测试单元，用于对器件施加多个反偏电压，测试每个反偏电压对应的反偏电流，相邻反偏电流之间的差值处于第一阈值内时，将所述相邻反偏电流中较大的反偏电流作为最大反偏电流；
计算单元，用于根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。
第三方面，本申请提供一种电子设备，包括：存储器和处理器；
存储器用于存储指令；处理器用于调用存储器中的指令执行第一方面及第一方面任一种可能的设计中的测试方法。
第四方面，本申请提供一种计算机可读存储介质，计算机可读存储介质中存储有计算机指令，当电子设备的至少一个处理器执行该计算机指令时，电子设备执行第一方面及第一方面任一种可能的设计中的测试方法。
本申请提供的测试方法、测试装置及电子设备，对器件施加多个反偏电压，测试每个反偏电压对应的反偏电流，相邻反偏电流之间的差值处于第一阈值内时，将相邻反偏电流中较大的反偏电流作为最大反偏电流，而后根据最大反偏电流以及器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，从而能够获得器件的少子扩散系数。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的一种测试方法的流程示意图；
图2为本申请实施例提供的一种器件在外加反偏电压时的示意图；
图3为本申请实施例提供的一种器件的界面示意图；
图4为本申请实施例提供的一种器件的结构示意图；
图5为本申请实施例提供的另一种器件的结构示意图；
图6为本申请实施例提供的又一种器件的结构示意图；
图7为本申请实施例提供的再一种器件的结构示意图；
图8为本申请实施例提供的一种测试装置的结构示意图；
图9为本申请实施例提供的电子设备的硬件结构示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本申请的其它实施方案。本申请旨在涵盖本申请的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本申请的一般性原理并包括本申请未公开的本技术领域中的公知常识或惯用技术手段。
图1为本申请实施例示出的一种测试方法的流程示意图。如图1所示，本申请实施例示出的测试方法包括：
S101、对器件施加多个反偏电压，测试每个反偏电压对应的反偏电流，相邻反偏电流之间的差值处于第一阈值时，将相邻反偏电流中较大的反偏电流作为最大反偏电流。
P型半导体和N型半导体结合形成PN结时，P型半导体中的空穴向N型半导体扩散，N型半导体中的电子向P型半导体扩散。对于P型半导体，空穴离开后，留下不可动的带负电的电离受主，电离受主没有正电荷与其保持电中性，在PN结附近P区一侧出现由电离受主构成的负电荷区。对于N型半导体，电子离开后，留下不可动的带正电的电离施主，电离施主没有负电荷与其保持电中性，在PN结附近N区一侧出现由电离施主构成的正电荷区。负电荷区和正电荷区组成空间电荷区，空间电荷区中的电荷产生正电荷指向负电荷的电场，即N区指向P区的电场，称为内建电场。在内建电场作用下，N型半导体和P型半导体中的少子载流子做漂移运动，多数载流子做扩散运动，且漂移运动和扩散运动方向相反，在无外加电压时，载流子的扩散和漂移达到动态平衡。
如图2所示，当PN结加反偏电压（P区接电源负极，N区接电源正极）时，反偏电压在空间电荷区产生的电场与内建电场的方向一致，空间电荷区的电场增强，破坏空间电荷区内载流子的扩散运动和漂移运动原有的平衡，使得漂移流大于扩散流。此时，N区边界处的少子（空穴）被空间电荷区的强电场驱向P区，P区边界处的少子（电子）被空间电荷区的强电场驱向N区。当N区边界处的少子（空穴）被强电场驱走后，N区内部的少子（空穴）补充，形成反偏电压下空穴扩散流，当P区边界处的少子（电子）被强电场驱走后，P区内部的少子（电子）补充，形成反偏电压下电子扩散流。
当反偏电压很大时，P区边界处和N区边界处的少子基本全部被电场驱走，少子可以基本为零，则此时P区边界处和N区边界处少子的浓度为0，少子的浓度梯度最大，且少子的浓度梯度不再随电压变化（例如，不再随电压绝对值增加而增大），少子的扩散流也不随电压变化。
可以理解，少子的浓度梯度不再随电压变化，少子的扩散流也不随电压变化时，少子最大反偏电流（少子最大漂移电流）对应的最大反偏电流密度等于极限扩散电流密度。
需要说明，N区中的少子（空穴）的漂移方向为N区至P区，其漂移电流的方向为N区至P区，P区中的少子（电子）的漂移方向为P区至N区，其漂移电流的方向为N区至P区，因此，N区中的少子（空穴）的漂移电流方向与P区中的少子（电子）的漂移方向相同，则少子最大漂移电流=空穴最大漂移电流+电子最大漂移电流，因此少子最大反偏电流=空穴最大漂移电流+电子最大漂移电流。N区中的少子（空穴）的扩散发生在扩散层，扩散层介于体相和耗尽层之间，扩散方向由N区的体相指向耗尽层，其扩散电流方向为N区的体相指向耗尽层，即N区至P区，P区中的少子（电子）的扩散方向由P区的体相指向耗尽层，其扩散电流方向为耗尽层指向P区的体相，即N区至P区，因此，少子的扩散电流方向和少子的漂移电流方向相同，因此，少子最大反偏电流密度=电子极限扩散电流密度=空穴极限扩散电流密度。
扩散电流密度J=F×D（C1-C0）/L，如图3所示，C1为体相少子浓度，C0为空间电荷区界面处的少子浓度，由于空间电荷区边界处的少子浓度C0=0，则极限扩散电流密度J极限=F×DC1/L。因此，少子最大反偏电流密度Ileakage=Fvdiffusion=F×DC1/L。其中，F为Faraday常数，D为少子扩散系数，C1为体相少子浓度，L为扩散层厚度。
因此，对器件施加多个反偏电压时，若相邻反偏电流之间的差值处于第一阈值时，可以将相邻反偏电流中电流较大的反偏电流作为最大反偏电流。示例的，第一阈值可以为0，则相邻反偏电流之间的差值为0，即相邻反偏电流相等时，可以确定反偏电流不随反偏电压的绝对值的增加而增大，则相邻反偏电流对应的反偏电流密度等于极限扩散电流密度，即Ileakage= =F×DC1/L。在实际应用中，当相邻反偏电流之间的差值处于第一阈值，例如相邻反偏电流之间的差值为0时，可以停止对器件施加更大的反偏电压，以避免反向击穿。
本申请实施例中，器件为半导体器件，例如可以为金属氧化物半导体场效应晶体管（Metal Oxide Semiconductor Field Effect Transistor，MOSFET）。器件例如可以为NMOS晶体管或PMOS晶体管，器件包括衬底，衬底为半导体衬底，例如可以为N型半导体、P型半导体。衬底中形成有源漏区，例如对于NMOS晶体管，其是在P型衬底上通过选择掺杂形成N型的掺杂区，作为NMOS晶体管的源漏区；对于PMOS晶体管，其是在N型衬底上通过选择掺杂形成P型的掺杂区，作为PMOS晶体管的源漏区。
在一些实施例中，器件为NMOS晶体管，NMOS晶体管包括P型衬底和N型漏区，可以在P型衬底和N型漏区之间施加多个依次递减的负电压，以在P型衬底和N型漏区之间施加多个依次递减的反偏电压（绝对值依次递增的反偏电压）。例如，可以对P型衬底施加多个依次递减的第一电压，对N型漏区施加第二电压，每个第一电压均小于第二电压，以在P型衬底和N型漏区之间施加多个依次递减的负电压（绝对值依次递增的反偏电压）。例如，也可以对P型衬底施加第一电压，对N型漏区施加多个依次递增的第二电压，每个第二电压均大于第一电压，以对P型衬底和N型漏区之间施加多个依次递减的负电压。例如，也可以对P型衬底施加多个依次递减的第一电压，对N型漏区施加多个依次递增的第二电压，最大的第一电压小于最小的第二电压，以在P型衬底和N型漏区之间施加多个依次递减的负电压。
P型衬底和N型漏区之间产生空间电荷区，且空间电荷区内产生由N型漏区指向P型衬底的内建电场。在P型衬底和N型漏区之间施加负电压，即反偏电压，则P型衬底和N型漏区之间的反偏电压在空间电荷区产生的电场与空间电荷区内的内建电场的方向一致，此时P型衬底中的少子（电子）的漂移大于P型衬底中的多子（空穴）的扩散，N型漏区的少子（空穴）的漂移大于N型漏区的多子（电子）的扩散，P型衬底边界（空间电荷区界面）处的少子（电子）被空间电荷区的强电场驱向N型漏区，N型漏区边界（空间电荷区界面）处的少子（空穴）被空间电荷区的强电场驱向P型衬底。当P型衬底和N型漏极之间的电压差的绝对值很大时，空间电荷区边界处的少子基本全部被电场驱走，此时P型衬底边界和N型漏区边界处的少子的浓度为0，少子的浓度梯度最大，且少子的浓度梯度不再随电压变化，少子的扩散流也不随电压变化。此时N型漏区流向P型衬底的最大反偏电流（少子最大漂移电流=N型漏区向P型衬底的空穴漂移电流+N型漏区向P型衬底的电子漂移电流）对应的最大反偏电流密度、P型衬底中的少子（电子）的极限扩散电流以及N型漏区中的少子（空穴）的极限扩散电流方向相同、大小相等。
在另一些实施例中，器件为PMOS晶体管，PMOS晶体管包括N型衬底和P型漏区，可以在P型漏区和N型衬底之间施加多个依次递减的负电压，以在P型漏区和N型衬底之间施加多个依次递减的反偏电压（绝对值依次递增的反偏电压）。例如，可以对P型漏区施加多个依次递减的第一电压，对N型衬底施加第二电压，每个第一电压均小于第二电压，以在P型漏区和N型衬底之间施加多个依次递减的负电压（绝对值依次递增的反偏电压）。例如，也可以对P型漏区施加第一电压，对N型衬底施加多个依次递增的第二电压，每个第二电压均大于第一电压，以对P型漏区和N型衬底之间施加多个依次递减的负电压。例如，也可以对P型漏区施加多个依次递减的第一电压，对N型衬底施加多个依次递增的第二电压，最大的第一电压小于最小的第二电压，以在P型漏区和N型衬底之间施加多个依次递减的负电压。
P型漏区和N型衬底之间产生空间电荷区，且空间电荷区内产生由N型衬底指向P型漏区的内建电场。在P型漏区和N型衬底之间施加负电压，即反偏电压，则P型漏区和N型衬底之间的反偏电压在空间电荷区产生的电场与空间电荷区内的内建电场的方向一致，此时P型漏区中的少子（电子）的漂移大于P型漏区中的多子（空穴）的扩散，N型衬底的少子（空穴）的漂移大于N型衬底的多子（电子）的扩散，P型漏区边界（空间电荷区界面）处的少子（电子）被空间电荷区的强电场驱向N型衬底，N型衬底边界（空间电荷区界面）处的少子（空穴）被空间电荷区的强电场驱向P型漏区。当P型漏区和N型衬底之间的电压差的绝对值很大时，空间电荷区边界处的少子基本全部被电场驱走，此时P型漏区边界和N型衬底边界处的少子的浓度为0，少子的浓度梯度最大，且少子的浓度梯度不再随电压变化，少子的扩散流也不随电压变化。此时N型衬底流向P型漏区最大反偏电流（少子最大漂移电流=N型衬底向P型漏区的空穴漂移电流+N型衬底向P型漏区的电子漂移电流）对应的最大反偏电流密度、P型漏区中的少子（电子）的极限扩散电流以及N型衬底中的少子（空穴）的极限扩散电流方向相同、大小相等。
S102、根据最大反偏电流以及器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。
最大反偏电流（少子最大漂移电流）对应的最大反偏电流密度等于极限扩散电流密度。扩散电流密度，由于空间电荷区边界处的少子浓度C0=0，则极限扩散电流密度J极限=F×DC1/L。因此，最大反偏电流密度 Ileakage=Fvdiffusion=F×DC1/L。
在一些实施例中，根据最大反偏电流计算最大反偏电流密度，具体的，根据测得的最大反偏电流Iext和空间电荷区的面积A（PN结面积）计算最大反偏电流密度Ileakage=Iext/A。
在一些实施例中，当半导体掺杂浓度已知时，由热平衡（因反偏电流密度较小，可近似认为体相依然处于热平衡状态）载流子浓度积n0*p0等于该温度下本征载流子浓度ni的平方，因此，可以得到体相少子浓度C1。例如，可以获取器件中的衬底的掺杂浓度，根据衬底的掺杂浓度以及本征载流子浓度计算衬底的体相少子浓度。也可以获取器件中的漏区的掺杂浓度，根据漏区的掺杂浓度以及本征载流子浓度计算漏区的体相少子浓度。其中，多子浓度主要由掺杂浓度决定，受温度影响较小，多子浓度近似等于掺杂浓度，本征载流子浓度仅与温度有关，是个常数，因此可以根据掺杂浓度以及本征载流子浓度获得少子浓度。
本示例中，器件为NMOS晶体管时，NMOS晶体管包括P型衬底和N型漏区，可以根据P型衬底的掺杂浓度以及本征载流子浓度计算P型衬底中少子（电子）的浓度，也可以根据N型漏区的掺杂浓度以及本征载流子浓度计算N型漏区中少子（空穴）的浓度。器件为PMOS晶体管时，PMOS晶体管包括N型衬底和P型漏区，可以根据N型衬底的掺杂浓度以及本征载流子浓度计算N型衬底中少子（空穴）的浓度，也可以根据P型漏区的掺杂浓度以及本征载流子浓度计算P型漏区中少子（电子）的浓度。
在一些实施例中，器件为MOS晶体管，MOS晶体管包括衬底和漏区，可以设计与MOS晶体管的衬底相同的第一衬底，以及与MOS晶体管的漏区相同的第一漏区，而后在第一衬底远离第一漏区的一侧设计第二衬底，第二衬底的浓度低于第一衬底，并在第一衬底和第二衬底之间施加固定的第一反偏电压，测试第一衬底和第二衬底之间的第一反偏电流，不断缩短第一衬底的长度，直至第一反偏电流开始增大，即当第一反偏电流之间的差值处于第二阈值内时，获取第一衬底的目标长度，并计算第一衬底的目标长度和MOS晶体管的衬底的耗尽层宽度之间的差值，从而获得MOS晶体管的衬底的少子扩散层厚度。而后，根据MOS晶体管的衬底的少子扩散层厚度以及最大反偏电流、MOS晶体管的衬底中的体相少子浓度计算MOS晶体管的衬底中少子的扩散系数。
示例的，MOS晶体管为NMOS晶体管时，如图4所示，可以设计与NMOS的P型衬底相同的第一P型衬底P_Body1，以及与NMOS的N型漏区相同的第一N型漏区N_Drain1，第一P型衬底P_Body1和第一N型漏区N_Drain1相互接触，而后在第一P型衬底P_Body1远离第一N型漏区N_Drain1的一侧设计第二P型衬底P_Body2，第二P型衬底P_Body2的掺杂浓度低于第一P型衬底P_Body1的掺杂浓度，并在第一P型衬底P_Body1和第二P型衬底P_Body2之间施加固定的第一反偏电压（例如第二P型衬底P_Body2施加负电压，第一P型衬底P_Body1施加正电压），测试第二P型衬底P_Body2和第一P型衬底P_Body1之间的第一反偏电流。通过不断缩小第一P型衬底P_Body1的物理长度，直至第一反偏电流开始增大，第一反偏电流开始增大时对应的第一P型衬底P_Body1的长度作为NMOS晶体管的P型衬底的目标长度，而后可以将NMOS晶体管的P型衬底的目标长度和耗尽层宽度之间的差值作为NMOS晶体管的P型衬底的少子扩散层厚度，从而可以根据最大反偏电流以及P型衬底的体相少子浓度和少子扩散层厚度计算NMOS晶体管的P型衬底中少子扩散系数。
示例的，MOS晶体管也可以为PMOS晶体管，如图5所示，可以设计与PMOS晶体管的N型衬底相同的第一N型衬底N_Body1，以及与PMOS晶体管的P型漏区相同的第一P型漏区P_Drain1，第一N型衬底N_Body1和第一P型漏区P_Drain1相互接触，而后在第一N型衬底N_Body1远离第一P型漏区P_Drain1的一侧设计第二N型衬底N_Body2，第二N型衬底N_Body2的掺杂浓度低于第一N型衬底N_Body1的掺杂浓度，并在第一N型衬底N_Body1和第二N型衬底N_Body2之间施加固定的第一反偏电压（例如第二N型衬底N_Body2施加负电压，第一N型衬底N_Body1施加正电压），测试第一N型衬底N_Body1和第二N型衬底N_Body2之间的第一反偏电流。通过不断缩小第一N型衬底N_Body1的物理长度，直至第一反偏电流开始增大，第一反偏电流开始增大时对应的第一N型衬底N_Body1的长度作为PMOS晶体管的N型衬底的目标长度，而后可以根据PMOS晶体管的N型衬底的目标长度和耗尽层宽度之间的差值作为PMOS晶体管的N型衬底的少子扩散层厚度，从而可以根据最大反偏电流以及PMOS晶体管的N型衬底的体相少子浓度和少子扩散层厚度计算PMOS晶体管的N型衬底中少子的扩散系数。
在另一些实施例中，器件为MOS晶体管，MOS晶体管包括衬底和漏区，可以设计与MOS晶体管的衬底相同的第一衬底，以及与MOS晶体管的漏区相同的第一漏区，而后在第一漏区远离第一衬底的一侧设计第二漏区，第二漏区的浓度低于第一漏区，并在第一漏区和第二漏区之间施加固定的第二反偏电压，测试第一漏区和第二漏区之间的第二反偏电流，不断缩短第一漏区的长度，直至第二反偏电流开始增大，即当第二反偏电流之间的差值处于第三阈值内时，获取第一漏区的目标长度，并计算第一漏区的目标长度和MOS晶体管的漏区的耗尽层宽度之间的差值，从而获得MOS晶体管的漏区的少子扩散层厚度。而后，根据MOS晶体管的漏区的少子扩散层厚度以及最大反偏电流、MOS晶体管的漏区中的体相少子浓度计算MOS晶体管的漏区中少子的扩散系数。
示例的，MOS晶体管为NMOS晶体管时，如图6所示，可以设计与NMOS的P型衬底相同的第一P型衬底P_Body1，以及与NMOS的N型漏区相同的第一N型漏区N_Drain1，第一P型衬底P_Body1和第一N型漏区N_Drain1相互接触，而后在第一N型漏区N_Drain1远离第一P型衬底P_Body1的一侧设计第二N型漏区N_Drain2，第二N型漏区N_Drain2的掺杂浓度低于第一N型漏区N_Drain1的掺杂浓度，并在第二N型漏区N_Drain2和第一N型漏区N_Drain1之间施加固定的第二反偏电压（例如第二N型漏区N_Drain2施加负电压，第一N型漏区N_Drain1施加正电压），测试第一N型漏区N_Drain1和第二N型漏区N_Drain2之间的第二反偏电流。通过不断缩小第一N型漏区N_Drain1的物理长度，直至第二反偏电流开始增大，第二反偏电流开始增大时对应的一N型漏区N_Drain1的长度作为NMOS晶体管的N型漏区的目标长度，而后可以将NMOS晶体管的N型漏区的目标长度和耗尽层宽度之间的差值作为NMOS晶体管的N型漏区的少子扩散层厚度，从而可以根据最大反偏电流以及N型漏区的体相少子浓度和少子扩散层厚度计算NMOS晶体管的N型漏区中少子扩散系数。
示例的，MOS晶体管也可以为PMOS晶体管，如图7所示，可以设计与PMOS的N型衬底相同的第一N型衬底N_Body1，以及与PMOS的P型漏区相同的第一P型漏区P_Drain1，第一N型衬底N_Body1和第一P型漏区P_Drain1相互接触，而后在第一P型漏区N_Drain1远离第一N型衬底N_Body1的一侧设计第二P型漏区P_Drain2，第二P型漏区P_Drain2的掺杂浓度低于第一P型漏区P_Drain1的掺杂浓度，并在第一P型漏区P_Drain1和第二P型漏区P_Drain2之间施加固定的第二反偏电压（例如第一P型漏区P_Drain1施加负电压，第二P型漏区P_Drain2施加正电压），测试第二P型漏区P_Drain2和第一P型漏区P_Drain1之间的第二反偏电流。通过不断缩小第一P型漏区P_Drain1的物理长度，直至第二反偏电流开始增大，第二反偏电流开始增大时对应的第一P型漏区N_Drain1的长度作为PMOS晶体管的P型漏区的目标长度，而后可以将PMOS晶体管的P型漏区的目标长度和耗尽层宽度之间的差值作为PMOS晶体管的P型漏区的少子扩散层厚度，从而可以根据最大反偏电流以及P型漏区的体相少子浓度和少子扩散层厚度计算PMOS晶体管的P型漏区中少子扩散系数。
具体应用中，可以根据公式（1）计算耗尽层宽度；
（1）
其中，表示N型半导体中电子浓度，表示P型半导体中空穴浓度。
本申请提供的测试方法，对器件施加多个反偏电压，测试每个反偏电压对应的反偏电流，相邻反偏电流之间的差值处于第一阈值内时，将相邻反偏电流中较大的反偏电流作为最大反偏电流。由于相邻反偏电流之间的差值处于第一阈值内时，少子最大反偏电流对应的最大反偏电流密度等于极限扩散电流密度，从而可以根据最大反偏电流以及器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。
图8示出了本申请一实施例提供的一种测试装置的结构示意图，如图8所示，本实施例的测试装置10用于实现上述任一方法实施例中对应于电子设备的操作，本实施例的测试装置10包括：
测试单元11，用于对器件施加多个反偏电压，测试每个反偏电压对应的反偏电流，相邻反偏电流之间的差值处于第一阈值内时，将相邻反偏电流中较大的反偏电流作为最大反偏电流；
计算单元12，用于根据最大反偏电流以及器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。
可选的，计算单元12可以设计与MOS晶体管的衬底相同的第一衬底，以及与MOS晶体管的漏区相同的第一漏区，在第一衬底远离第一漏区的一侧设计第二衬底，第二衬底的掺杂浓度低于第一衬底的掺杂浓度；在第一衬底和第二衬底之间施加第一反偏电压，测试第一衬底和第二衬底之间的第一反偏电流，缩短第一衬底的长度，相邻第一反偏电流之间的差值处于第二阈值内时，获取所第一衬底的目标长度；计算第一衬底的目标长度和衬底的耗尽层宽度之间的差值，获得衬底的少子扩散层厚度，根据衬底的少子扩散层厚度以及最大反偏电流、衬底的体相少子浓度计算衬底的少子扩散系数。
可选的，计算单元12可以设计与MOS晶体管的衬底相同的第一衬底，以及与MOS晶体管的漏区相同的第一漏区，在第一漏区远离第一衬底的一侧设计第二漏区，第二漏区的掺杂浓度低于第一漏区的掺杂浓度；在第一漏区和第二漏区之间施加第二反偏电压，测试第一漏区和第二漏区之间的第二反偏电流，缩短第一漏区的长度，相邻第二反偏电流之间的差值处于第三阈值内时，获取第一漏区的目标长度；计算第一漏区的目标长度和漏区的耗尽层宽度之间的差值，获得漏区的少子扩散层厚度，根据漏区的少子扩散层厚度以及最大反偏电流、漏区的体相少子浓度计算漏区的少子扩散系数。
本申请实施例提供的测试装置10，可执行上述方法实施例，其具体实现原理和技术效果，可参见上述方法实施例，本实施例此处不再赘述。
图9示出了本申请实施例提供的一种电子设备的硬件结构示意图。如图9所示，该电子设备20，用于实现上述任一方法实施例中对应于电子设备的操作，本实施例的电子设备20可以包括：存储器21，处理器22和通信接口23。
存储器21，用于存储计算机指令。该存储器21可能包含高速随机存取存储器（Random Access Memory，RAM），也可能还包括非易失性存储（Non-Volatile Memory，NVM），例如至少一个磁盘存储器，还可以为U盘、移动硬盘、只读存储器、磁盘或光盘等。
处理器22，用于执行存储器存储的计算机指令，以实现上述实施例中的测试方法。具体可以参见前述方法实施例中的相关描述。该处理器22可以是中央处理单元（CentralProcessing Unit，CPU），还可以是其他通用处理器、数字信号处理器（Digital SignalProcessor，DSP）、专用集成电路（Application Specific Integrated Circuit，ASIC）等。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。结合发明所公开的方法的步骤可以直接体现为硬件处理器执行完成，或者用处理器中的硬件及软件模块组合执行完成。
可选地，存储器21既可以是独立的，也可以跟处理器22集成在一起。
通信接口23，可以与处理器22连接。处理器22可以控制通信接口23来实现信号的接收和发送的功能。
本实施例提供的电子设备可用于执行上述的测试方法，其实现方式和技术效果类似，本实施例此处不再赘述。
本申请还提供一种计算机可读存储介质，计算机可读存储介质中存储有计算机指令，计算机指令被处理器执行时用于实现上述的各种实施方式提供的方法。
本申请还提供一种计算机程序产品，该计算机程序产品包括计算机指令，该计算机指令存储在计算机可读存储介质中。设备的至少一个处理器可以从计算机可读存储介质中读取该计算机指令，至少一个处理器执行该计算机指令使得设备实施上述的各种实施方式提供的方法。
本申请实施例还提供一种芯片，该芯片包括存储器和处理器，所述存储器用于存储计算机指令，所述处理器用于从所述存储器中调用并运行所述计算机指令，使得安装有所述芯片的设备执行如上各种可能的实施方式中所述的方法。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制。尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换。而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种测试方法，其特征在于，所述方法包括：
对器件施加多个反偏电压，测试每个反偏电压对应的反偏电流，相邻反偏电流之间的差值处于第一阈值内时，将所述相邻反偏电流中较大的反偏电流作为最大反偏电流；
根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。
2.根据权利要求1所述的方法，其特征在于，所述器件为MOS晶体管，所述MOS晶体管包括衬底和漏区；
所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
设计与所述MOS晶体管的衬底相同的第一衬底，以及与所述MOS晶体管的漏区相同的第一漏区，在所述第一衬底远离所述第一漏区的一侧设计第二衬底，所述第二衬底的掺杂浓度低于所述第一衬底的掺杂浓度；
在所述第一衬底和所述第二衬底之间施加第一反偏电压，测试所述第一衬底和所述第二衬底之间的第一反偏电流，缩短所述第一衬底的长度，相邻所述第一反偏电流之间的差值处于第二阈值内时，获取所述第一衬底的目标长度；
计算所述第一衬底的目标长度和所述衬底的耗尽层宽度之间的差值，获得所述衬底的少子扩散层厚度，根据所述衬底的少子扩散层厚度以及所述最大反偏电流、所述衬底的体相少子浓度计算所述衬底的少子扩散系数。
3.根据权利要求1所述的方法，其特征在于，所述器件为MOS晶体管，所述MOS晶体管包括衬底和漏区；
所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
设计与所述MOS晶体管的衬底相同的第一衬底，以及与所述MOS晶体管的漏区相同的第一漏区，在所述第一漏区远离所述第一衬底的一侧设计第二漏区，所述第二漏区的掺杂浓度低于所述第一漏区的掺杂浓度；
在所述第一漏区和所述第二漏区之间施加第二反偏电压，测试所述第一漏区和所述第二漏区之间的第二反偏电流，缩短所述第一漏区的长度，相邻所述第二反偏电流之间的差值处于第三阈值内时，获取所述第一漏区的目标长度；
计算所述第一漏区的目标长度和所述漏区的耗尽层宽度之间的差值，获得所述漏区的少子扩散层厚度，根据所述漏区的少子扩散层厚度以及所述最大反偏电流、漏区的体相少子浓度计算所述漏区的少子扩散系数。
4.根据权利要求1所述的方法，其特征在于，所述器件为NMOS晶体管，所述NMOS晶体管包括P型衬底和N型漏区；
所述对器件施加多个反偏电压，具体包括：
在所述P型衬底和所述N型漏区之间施加多个依次递减的负电压。
5.根据权利要求1所述的方法，其特征在于，所述器件为PMOS晶体管，所述PMOS晶体管包括N型衬底和P型漏区；
所述对器件施加多个反偏电压，具体包括：
在所述P型漏区和所述N型衬底之间施加多个依次递减的负电压。
6.根据权利要求2或3所述的方法，其特征在于，所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
获取所述衬底的掺杂浓度，根据所述衬底的掺杂浓度以及本征载流子浓度计算所述衬底的体相少子浓度。
7.根据权利要求2或3所述的方法，其特征在于，所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
获取所述漏区的掺杂浓度，根据所述漏区的掺杂浓度以及本征载流子浓度计算所述漏区的体相少子浓度。
8.根据权利要求1-5中任意一项所述的方法，其特征在于，所述根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数，具体包括：
根据所述最大反偏电流和所述器件的空间电荷区的面积计算最大反偏电流密度；
根据所述最大反偏电流密度以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。
9.一种测试装置，其特征在于，所述装置包括：
测试单元，用于对器件施加多个反偏电压，测试每个反偏电压对应的反偏电流，相邻反偏电流之间的差值处于第一阈值内时，将所述相邻反偏电流中较大的反偏电流作为最大反偏电流；
计算单元，用于根据所述最大反偏电流以及所述器件的体相少子浓度和少子扩散层厚度计算少子扩散系数。
10.一种电子设备，其特征在于，包括：处理器，以及与所述处理器通信连接的存储器；
所述存储器存储计算机执行指令；
所述处理器执行所述存储器存储的计算机执行指令，以实现如权利要求1-8中任一项所述的方法。
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Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1514578A (en) * 1974-10-31 1978-06-14 Sony Corp Semiconductor devices
JPH0697247A (ja) * 1992-09-14 1994-04-08 Mitsubishi Materials Corp Ｐｎ接合のリーク電流の解析方法およびｉｇウェーハの結晶評価方法
US6346821B1 (en) * 1998-03-27 2002-02-12 Infineon Technologies Ag Method for nondestructive measurement of minority carrier diffusion length and minority carrier lifetime in semiconductor devices
JP2004235592A (ja) * 2003-02-03 2004-08-19 Toshiba Ceramics Co Ltd エピタキシャルウエハの少数キャリア拡散長の測定方法
CN1551360A (zh) * 2003-05-16 2004-12-01 ������������ʽ���� 半导体存储器件和便携式电子装置
CN1564013A (zh) * 2004-04-22 2005-01-12 上海交通大学 太阳能电池有效扩散长度的测试方法
US20060066324A1 (en) * 2004-04-26 2006-03-30 Komatsu Electronic Metals Co., Ltd. Method for measuring impurity metal concentration
CN101840458A (zh) * 2010-05-20 2010-09-22 清华大学 载流子迁移率的提取方法
CN113140478A (zh) * 2021-04-20 2021-07-20 瀚天天成电子科技（厦门）有限公司 一种半导体掺杂层厚度无损检测方法
CN114078764A (zh) * 2020-08-21 2022-02-22 长鑫存储技术有限公司 半导体器件及其制备方法
CN114371379A (zh) * 2021-12-20 2022-04-19 同济大学 一种空间电荷注入阈值电场的测量方法及系统
CN115656761A (zh) * 2022-11-10 2023-01-31 长鑫存储技术有限公司 少子扩散区厚度、反偏漏电的测定方法及相关设备

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1514578A (en) * 1974-10-31 1978-06-14 Sony Corp Semiconductor devices
JPH0697247A (ja) * 1992-09-14 1994-04-08 Mitsubishi Materials Corp Ｐｎ接合のリーク電流の解析方法およびｉｇウェーハの結晶評価方法
US6346821B1 (en) * 1998-03-27 2002-02-12 Infineon Technologies Ag Method for nondestructive measurement of minority carrier diffusion length and minority carrier lifetime in semiconductor devices
JP2004235592A (ja) * 2003-02-03 2004-08-19 Toshiba Ceramics Co Ltd エピタキシャルウエハの少数キャリア拡散長の測定方法
CN1551360A (zh) * 2003-05-16 2004-12-01 ������������ʽ���� 半导体存储器件和便携式电子装置
CN1564013A (zh) * 2004-04-22 2005-01-12 上海交通大学 太阳能电池有效扩散长度的测试方法
US20060066324A1 (en) * 2004-04-26 2006-03-30 Komatsu Electronic Metals Co., Ltd. Method for measuring impurity metal concentration
CN101840458A (zh) * 2010-05-20 2010-09-22 清华大学 载流子迁移率的提取方法
CN114078764A (zh) * 2020-08-21 2022-02-22 长鑫存储技术有限公司 半导体器件及其制备方法
CN113140478A (zh) * 2021-04-20 2021-07-20 瀚天天成电子科技（厦门）有限公司 一种半导体掺杂层厚度无损检测方法
CN114371379A (zh) * 2021-12-20 2022-04-19 同济大学 一种空间电荷注入阈值电场的测量方法及系统
CN115656761A (zh) * 2022-11-10 2023-01-31 长鑫存储技术有限公司 少子扩散区厚度、反偏漏电的测定方法及相关设备

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
S. M. HUBBARD: "EFFECT OF CRYSTAL DEFECTS ON MINORITY CARRIER DIFFUSION LENGTHS IN 6H Sic", CONFERENCE RECORD OF THE TWENTY SIXTH IEEE PHOTOVOLTAIC SPECIALISTS CONFERENCE, pages 975 - 978 *
赵普琴 等: "GaP：N绿色LEDn2层载流子浓度的优化", 液晶与显示, pages 114 - 118 *

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