CN116017842A - 一种多层电路板及电路板内层对位检测方法 - Google Patents

Abstract

本发明涉及电路板加工领域，特别是涉及一种多层电路板及电路板内层对位检测方法，通过设置于所述多层电路板表面的一类测试孔洞及二类测试孔洞；所述多层电路板的目标测试内层包括测试导电图案，所述测试导电图案的设计安置区域与所述一类测试孔洞不接触，且与对应的二类测试孔洞重叠；所述一类测试孔洞及所述二类测试孔洞包括金属化内壁。本发明将预设在内层的测试导电图案，通过金属化孔引到外层表面，确定对应的测试导电图案有无和所述一类测试孔洞接触，进而反推内层孔位的偏移方向及偏移距离，从而在迭代版图中，通过排版反向补偿，提高多层板对位精度。本发明的检测过程是非破坏性测试，简化了检测步骤，提高了检测的可重复性与结果准确性。

Description

一种多层电路板及电路板内层对位检测方法

技术领域

本发明涉及电路板加工领域，特别是涉及一种多层电路板及电路板内层对位检测方法。

背景技术

电子线路板已经是如今社会中多种电子基础设施的基石，而其中，为提升效率压缩空间，多层电路板也是最为常用的一种构造，但问题是，多层板内层电路受压合过程以及光刻对位过程等工作可能造成层间电路偏移，进而引起整个电路的短路和断路缺陷，这是造成多层板电路失效的重要原因。

由上可知，多层板内层的对位是衡量多层板加工能力的重要参考指标，而多层板的内层是否存在偏移现象则需要先进行测量，为了对多层板内层的层间对位进行检测，业内常常采用金相切片的方式进行检验，具体方法是制作金属化通孔的侧面切片，通过测量确定内层各层之间的偏移。但不难想见，目前这种内层对位测试，只能采用破坏性测试，需要制作金像切片，过程较为繁琐，金像切片也只是针对产品某个位置进行剖切检测，对整体的内层偏移需要多做切片，成倍增加工作量。另外，还存在X光扫描对位检测的方法，但若电路板曾是较多，就会导致内层图形交叠在一起，难以识别获得清晰结果。

因此，如果实现非破坏性，且结果精确的多层电路板的对位检测方法，就成了本领域技术人员亟待解决的问题。

发明内容

本发明的目的是提供一种多层电路板及电路板内层对位检测方法，以解决现有技术中无法在不破坏电路板的前提下精确检测电路板内层偏移情况的问题。

为解决上述技术问题，本发明提供一种多层电路板，包括设置于所述多层电路板表面的一类测试孔洞及二类测试孔洞；

所述多层电路板的目标测试内层包括测试导电图案，所述测试导电图案的设计安置区域与所述一类测试孔洞不接触，且与对应的二类测试孔洞重叠；

所述一类测试孔洞及所述二类测试孔洞包括金属化内壁。

可选地，在所述的多层电路板中，单个所述一类测试孔洞对应多个设置于不同相对方向上的测试导电图案；所述相对方向为所述测试导电图案相对所述一类测试孔洞的方向。

可选地，在所述的多层电路板中，单个所述一类测试孔洞对应四个测试导电图案；

四个所述测试导电图案围绕所述一类测试孔洞呈十字形分布。

可选地，在所述的多层电路板中，单个所述一类测试孔洞对应的全部测试导电图案的设计安置区域到所述一类测试孔洞的距离相同。

可选地，在所述的多层电路板中，所述目标测试内层包括多组测试导电图案；

不同组的所述测试导电图案的设计安置区域到对应的一类测试孔洞的距离不同。

可选地，在所述的多层电路板中，所述多层电路板包括多个所述目标测试内层；

不同的目标测试内层不共用所述一类测试孔洞及二类测试孔洞。

可选地，在所述的多层电路板中，所述一类测试孔洞和/或所述二类测试孔洞的洞口设有焊盘。

可选地，在所述的多层电路板中，所述测试导电图案为条形图案；

所述条形图案远离所述一类测试孔洞的一端为膨胀端，所述膨胀端的宽度大于靠近所述一类测试孔洞的一端。

可选地，在所述的多层电路板中，所述一类测试孔洞和/或所述二类测试孔洞为通孔。

一种电路板内层对位检测方法，所述电路板内层对位检测方法为使用如上述任一种所述的多层电路板的内层对位检测方法，包括：

检测所述一类测试孔洞与对应的测试导电图案的二类测试孔洞之间是否保持绝缘，得到绝缘-导电数据；

根据所述绝缘-导电数据，确定所述测试导电图案对应的目标测试内层的内层偏移数据。

本发明所提供的多层电路板，通过设置于所述多层电路板表面的一类测试孔洞及二类测试孔洞；所述多层电路板的目标测试内层包括测试导电图案，所述测试导电图案的设计安置区域与所述一类测试孔洞不接触，且与对应的二类测试孔洞重叠；所述一类测试孔洞及所述二类测试孔洞包括金属化内壁。

本发明将预设在内层的测试导电图案，通过金属化孔(即所述二类测试孔洞)引到外层表面，结合所述一类测试孔洞进行简单的通断测试，即可得知对应的测试导电图案有无和所述一类测试孔洞接触，进而反推内层孔位的偏移方向及偏移距离，从而在迭代版图中，通过排版反向补偿，提高多层板对位精度。本发明的检测过程是非破坏性测试，简化了检测步骤，提高了检测的可重复性与结果准确性。本发明同时还提供了一种具有上述有益效果的电路板内层对位检测方法。

附图说明

为了更清楚的说明本发明实施例或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明提供的多层电路板的一种具体实施方式的结构示意图；

图2为本发明提供的多层电路板的另一种具体实施方式的局部结构示意图；

图3为本发明提供的多层电路板的又一种具体实施方式的局部结构示意图；

图4为本发明提供的多层电路板的还一种具体实施方式的测试导电图案分布示意图；

图5为本发明提供的多层电路板的还一种具体实施方式的焊盘分布示意图；

图6为本发明提供的多层电路板的还一种具体实施方式的工艺流程图；

图7为本发明提供的电路板内层对位检测方法的一种具体实施方式的流程示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明的核心是提供一种多层电路板，其一种具体实施方式的结构示意图如图1所示，称其为具体实施方式一，包括设置于所述多层电路板表面的一类测试孔洞10及二类测试孔洞20；

所述多层电路板的目标测试内层包括测试导电图案30，所述测试导电图案30的设计安置区域与所述一类测试孔洞10不接触，且与对应的二类测试孔洞20重叠；

所述一类测试孔洞10及所述二类测试孔洞20包括金属化内壁。

具体地，对本发明提供的多层电路板进行内层对位检测的过程可为，将万用表的两端分别连接所述一类测试孔洞10及所述测试导电图案30对应的二类测试孔洞20，检测两孔洞之间的电阻是否为零，也即检测所述测试导电图案30是否与所述一类测试孔洞10短接，从而实现对所述目标测试内层的偏移方向及偏移距离的判断(所述偏移距离不小于所述测试导电图案30的设计安置区域与所述一类测试孔洞10的间距)。如图1所示，所述多层板通常包括图中的介质层及半固化片。

作为一种优选实施方式，单个所述一类测试孔洞10对应多个设置于不同相对方向上的测试导电图案30；所述相对方向为所述测试导电图案30相对所述一类测试孔洞10的方向。

在本优选实施方式中，在单个的一类测试孔洞10的不同方向上设置不同的测试导电图案30，这就使得通过检测那个方向的测试导电图案30的测试图案与所述一类测试孔洞10短接，即可整体确定产品的内层偏移方向，及大致距离，也即所述目标测试内层在与所述一类测试孔洞10短接的测试导电图案30的方向上偏移了至少所述一类测试孔洞10与所述测试导电图案30的设计安置区域的间距的距离。

更进一步地，单个所述一类测试孔洞10对应四个测试导电图案30；

四个所述测试导电图案30围绕所述一类测试孔洞10呈十字形分布。请参考图2，图2中为十字形分布的四个所述测试导电图案30，中央为对应的一类测试孔洞10，同时图2还给出了相关参数，其中所述二类测试孔洞20的孔径为0.3毫米，所述测试导电图案30的设计安置区域与所述一类测试孔洞10的间距为0.05毫米，所述测试组图21的尺寸为2.4毫米。

作为一种具体实施方式，单个所述一类测试孔洞10对应的全部测试导电图案30的设计安置区域到所述一类测试孔洞10的距离相同。将全部的测试导电图案30的设计安置区域到所述一类测试孔洞10的距离设定位相同距离，方便版图设计，同时快速确认所述目标测试内层的偏移距离。

另外，所述目标测试内层包括多组测试导电图案30；

不同组的所述测试导电图案30的设计安置区域到对应的一类测试孔洞10的距离不同。

可参考图3，图3为多个所述一类测试孔洞10及对应的测试导电图案30，图中不同组的测试导电图案30的设计安置区域与对应的一类测试孔洞10的距离不同，可以对中间的一类测试孔洞10的边缘距离四个图形的距离进行阶梯设定，如图中的0.03毫米、0.05毫米、0.08毫米及0.1毫米。多组测试图案一起进行设定，根据最终结果，不但可以判断偏移方向，还可以判定偏移距离，可结合图4，图4为各组测试导电图案30(即下文中的所述测试组图21)在所述目标测试内层上的分布示意图，当然，也可根据实际需要进行调整。

具体地，继续以图3为例，如图3中设定有多组图形的。则根据测试结果可以得出内层偏移的范围，图3中左上组内层隔离距离为0.03mm，右上组隔离距离为0.05mm，左下组隔离距离为0.08mm，右下组距离为0.1mm。测试结果显示，左上组测试点短路，右上组测试点短路，左下组测试点之间绝缘，右下组测试点之间绝缘。则可推断出内层之间偏移距离大于0.05mm，小于0.08mm。

得到测试数据后，之后可根据结果通过排版进行补偿。采用以上方式测试内层偏差后，为了提高多层板的内层对位精度，在内层排版时进行补偿。补偿方式采用图形整体移动的方式进行，移动的方向与测试出的偏移方向相反，移动距离取偏移距离阶梯的中间距离。如前测试结果基片向上偏移在0.05mm到0.08mm之间，则排版是图案向下整体移动，移动距离为0.065mm。

优选地，所述一类测试孔洞10和/或所述二类测试孔洞20的洞口设有焊盘40。设置焊盘40可更方便测试过程中外部电路与对应的金属孔洞的电连接，提高检测效率，图5为与图3对应的多层板表面的焊盘40分布示意图。

另外，所述多层电路板包括多个所述目标测试内层；

不同的目标测试内层不共用所述一类测试孔洞10及二类测试孔洞20。

本优选实施方式中，存在多个所述目标测试内层，需要注意的是，不同的目标测试内层不能同时共用所述一类测试孔洞10及所述二类测试孔洞20，否则当检测出所述一类测试孔洞10与所述二类测试孔洞20短接时，无法确定是哪层目标测试内层偏移造成的。当然，如果只共用一类测试孔洞10或只共用二类测试孔洞20，则无问题，例如两目标测试内层，共用一个所述一类测试孔洞10，所述一类测试孔洞10为贯穿多层板的通孔，且两目标测试内层的测试导电图案30互相重叠，两目标测试内层的二类测试孔洞20为互相重叠，但分别设置于所述多层板上表面及下表面的二类测试孔洞20，则依旧可行，通过确认短路的是位于上表面的孔洞还是下表面的孔洞即可判断是哪一层目标测试内层发生偏移。

优选地，所述一类测试孔洞10和/或所述二类测试孔洞20为通孔。

将所述一类测试孔洞10和/或所述二类测试孔洞20设置为通孔可大大降低多层板的加工难度，提升生产效率。当然，也可不将所述一类测试孔洞10和/或所述二类测试孔洞20设为通孔，而是有底的孔洞，但不论如何，应保障所述二类测试孔洞20与所述目标测试内层的测试导电图案30接触，所述一类测试孔洞10的底面不高于所述目标测试内层的测试导电图案30所在平面。

更进一步地，所述测试导电图案30为条形图案；

所述条形图案远离所述一类测试孔洞10的一端为膨胀端，所述膨胀端的宽度大于靠近所述一类测试孔洞10的一端。

降低所述二类测试通孔与所述测试导电图案30的对准难度，扩大工艺窗口。如图6所示，图6左侧为素数测试导电图案30的设计安置区域及所述一类测试孔洞10、二类测试孔洞20的示意图，右侧为多层板对应的表面测试点(或焊盘40)。图1可看作图6沿上测试点2、中心测试点1及下测试点4的中线切开所述多层板后的截面图。

作为一种具体实施方式，单个所述一类测试孔洞10对应的测试组图21的尺寸不超过2.5毫米；

所述测试组图21为单个所述一类测试孔洞10对应的全部测试导电图案30组成的图案。

仍可结合图2，图2全部的测试导电图案30可看作一个测试组图21，其尺寸不超过2.5毫米为经过大量理论计算与实际检验后得出的不影响电路中其他结构排布的最优解，当然，也可根据实际情况作相应改动。

本发明所提供的多层电路板，通过设置于所述多层电路板表面的一类测试孔洞10及二类测试孔洞20；所述多层电路板的目标测试内层包括测试导电图案30，所述测试导电图案30的设计安置区域与所述一类测试孔洞10不接触，且与对应的二类测试孔洞20重叠；所述一类测试孔洞10及所述二类测试孔洞20包括金属化内壁。本发明将预设在内层的测试导电图案30，通过金属化孔(即所述二类测试孔洞20)引到外层表面，结合所述一类测试孔洞10进行简单的通断测试，即可得知对应的测试导电图案30有无和所述一类测试孔洞10接触，进而反推内层孔位的偏移方向及偏移距离，从而在迭代版图中，通过排版反向补偿，提高多层板对位精度。本发明的检测过程是非破坏性测试，简化了检测步骤，提高了检测的可重复性与结果准确性。

本发明提供一种电路板内层对位检测方法，其一种具体实施方式的流程示意图如图7所示，称其为具体实施方式二，所述电路板内层对位检测方法为使用如上述任一种所述的多层电路板的内层对位检测方法，包括：

S101：检测所述一类测试孔洞10与对应的测试导电图案30的二类测试孔洞20之间是否保持绝缘，得到绝缘-导电数据。

以图6为例，左边图形中位于中央的所述一类测试孔洞10的外径距离所述测试导电图案30距离为0.05mm，五个孔引入到多层板表面，对应的测试点按照顺时针排序分别命名为测试点1、2、3、4、5。

通过万用表分别测试点1与2、3、4、5的通断。

S102：根据所述绝缘-导电数据，确定所述测试导电图案30对应的目标测试内层的内层偏移数据。

接上例，测试结果显示，如点1与2、3、4、5都保持绝缘，则说明该位置的对位精度在0.05mm以上，层间对位偏差不超过0.05mm。

如果1与2短路，说明基片层间对位向下偏移超过0.05mm，如果与3短路，则说明向左偏移超过0.05mm。如果1与2,3都短路，说明向右上方向偏移超过了0.07mm。以此类推，测试点与什么测试点短路，则说明内层向该方向进行了偏移。

本发明提供的电路板内层对位检测方法与前文中的多层电路板相互对应，可结合前文对照说明，在此不再展开赘述。

本发明所提供的电路板内层对位检测方法，所述电路板内层对位检测方法为使用如上述任一种所述的多层电路板的内层对位检测方法，包括：检测所述一类测试孔洞10与对应的测试导电图案30的二类测试孔洞20之间是否保持绝缘，得到绝缘-导电数据；根据所述绝缘-导电数据，确定所述测试导电图案30对应的目标测试内层的内层偏移数据。本发明将预设在内层的测试导电图案30，通过金属化孔(即所述二类测试孔洞20)引到外层表面，结合所述一类测试孔洞10进行简单的通断测试，即可得知对应的测试导电图案30有无和所述一类测试孔洞10接触，进而反推内层孔位的偏移方向及偏移距离，从而在迭代版图中，通过排版反向补偿，提高多层板对位精度。本发明的检测过程是非破坏性测试，简化了检测步骤，提高了检测的可重复性与结果准确性。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

需要说明的是，在本说明书中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上对本发明所提供的多层电路板及电路板内层对位检测方法进行了详细介绍。本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (10)

1.一种多层电路板，其特征在于，包括设置于所述多层电路板表面的一类测试孔洞及二类测试孔洞；

所述多层电路板的目标测试内层包括测试导电图案，所述测试导电图案的设计安置区域与所述一类测试孔洞不接触，且与对应的二类测试孔洞重叠；

所述一类测试孔洞及所述二类测试孔洞包括金属化内壁。

2.如权利要求1所述的多层电路板，其特征在于，单个所述一类测试孔洞对应多个设置于不同相对方向上的测试导电图案；所述相对方向为所述测试导电图案相对所述一类测试孔洞的方向。

3.如权利要求2所述的多层电路板，其特征在于，单个所述一类测试孔洞对应四个测试导电图案；

四个所述测试导电图案围绕所述一类测试孔洞呈十字形分布。

4.如权利要求2所述的多层电路板，其特征在于，单个所述一类测试孔洞对应的全部测试导电图案的设计安置区域到所述一类测试孔洞的距离相同。

5.如权利要求4所述的多层电路板，其特征在于，所述目标测试内层包括多组测试导电图案；

不同组的所述测试导电图案的设计安置区域到对应的一类测试孔洞的距离不同。

6.如权利要求1所述的多层电路板，其特征在于，所述多层电路板包括多个所述目标测试内层；

不同的目标测试内层不共用所述一类测试孔洞及二类测试孔洞。

7.如权利要求1所述的多层电路板，其特征在于，所述一类测试孔洞和/或所述二类测试孔洞的洞口设有焊盘。

8.如权利要求1所述的多层电路板，其特征在于，所述测试导电图案为条形图案；

所述条形图案远离所述一类测试孔洞的一端为膨胀端，所述膨胀端的宽度大于靠近所述一类测试孔洞的一端。

9.如权利要求1至8任一项所述的多层电路板，其特征在于，所述一类测试孔洞和/或所述二类测试孔洞为通孔。

10.一种电路板内层对位检测方法，其特征在于，所述电路板内层对位检测方法为使用如权利要求1至9任一项所述的多层电路板的内层对位检测方法，包括：

检测所述一类测试孔洞与对应的测试导电图案的二类测试孔洞之间是否保持绝缘，得到绝缘-导电数据；

根据所述绝缘-导电数据，确定所述测试导电图案对应的目标测试内层的内层偏移数据。

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