CN1159859C

CN1159859C - 复位总线及接口装置

Info

Publication number: CN1159859C
Application number: CNB001279335A
Authority: CN
Inventors: 伟陈; 陈伟
Original assignee: ZTE Corp
Current assignee: ZTE Corp
Priority date: 2000-12-19
Filing date: 2000-12-19
Publication date: 2004-07-28
Anticipated expiration: 2020-12-19
Also published as: CN1360401A

Abstract

本发明公开了一种通讯领域中的复位总线及接口装置，包括主控制单元、复位数据线和复位时钟线等几部分，还包括N个具有相同结构的子单元，该N个子单元与复位总线的连接方式相同；主控制单元发送复位信息至复位数据线和复位时钟线，复位数据线和复位时钟线将该复位信息送至子单元中的复位接收处理接口；从而克服了现有技术中引线多、抗干扰能力差，容易误发信号的缺点，简化了结构，并且提高了系统的可靠性。

Description

复位总线及接口装置

本发明涉及通讯领域，尤其涉及通讯领域中的通讯设备复位系统。

目前，通讯设备在很多领域中都得到了广泛应用。同时，对于通讯设备的可靠性要求也越来越高，而通讯设备部分工作单元失效是造成通讯设备工作不可靠的重要原因，对于通讯设备的部分工作单元失效，一般做法是通过对该失效的工作单元进行复位，使其重新恢复正常工作，从而大幅度提高设备和系统的整体可靠性。一般情况下通讯设备由一个主控制单元和至少一个子单元组成，主控制单元对各个子单元分别独立地传送多个等级的复位信号，如果主控制单元检查到某个子单元工作失效，便向该失效子单元发送复位电平信号，使其重新开始工作，这种直接进行电平复位的方式，主控制单元向各个子单元传送的复位信号是通过各个独立的引线来完成的，这种做法的缺点是主控制单元到各个子单元之间引线繁多、结构复杂；而且由于复位信号使用电平信号来表示，使得复位信号的抗干扰能力差；因为复位信号只使用“复位”和“不复位”两种状态，当主控制单元电源上电和掉电或者主控制单元发生误动作时，容易误发送复位信号，造成系统紊乱。

本发明的目的是提供一种能够简化设计、提高可靠性及抗干扰能力的复位总线及接口装置，从而克服现有通讯设备中的复位系统引线繁多、抗干扰能力差、容易误发信号的缺点。

为了实现上述目的，本发明构造了一种复位信号等级为一级的复位总线及接口装置，该装置包括主控制单元，其特征在于，还包括

1)复位数据线；

2)复位时钟线；

3)N个具有相同结构的子单元，即第一子单元、第二子单元、……、第N子单元，

所述的N个子单元与复位总线的连接方式相同；

所述的主控制单元通过所述复位数据线和所述复位时钟线分别与所述N个子单元相连；

每个子单元包括复位接收处理接口以及CPU和其他业务单元；

所述的复位接收处理接口包括第一移位寄存器、单元编码器、比较器、单稳电路；第一移位寄存器的数据输入端连接到复位数据线，时钟接收输入端连接到复位时钟线，高位输出到比较器的第二输入端；单元编码器的输出连接到比较器的第一输入端；比较器的输出连接到单稳电路的输入端；单稳电路的输出端连接到CPU和其他业务单元，完成对CPU和其他业务单元的复位操作。

本发明还构造了一种复位信号等级为二级的复位总线及接口装置，一种复位总线及接口装置，其特征在于，在复位信号等级为一级的复位总线及接口装置的基础上，还包括第二移位寄存器和复位产生电路；

第一移位寄存器的最低位输出到所述的第二移位寄存器的数据输入端；所述的第二移位寄存器的时钟输入端连接到所述的复位时钟线，数据输出端连接到所述的复位产生电路的第二输入端；所述的单稳电路的输出端连接到所述的复位产生电路的第一输入端；所述的复位产生电路的复位信号输出连接到所述的CPU和其他业务单元，完成对所述的CPU和其他业务单元的复位操作。

本发明通过总线方式从主控制单元向各子单元提供复位信息，减少了主控制单元到各子单元的复位信号线；而且通过对复位信息的编码，提高了复位信息的容错能力。这样外界干扰、主控制单元上下电以及主控制单元软件故障等原因造成的总线干扰就不会造成子单元的错误复位，从而克服了现有技术中的引线多、抗干扰能力差，容易误发信号等缺点，简化了结构，并且提高了系统的可靠性。

下面结合附图对本发明作进一步说明：

图1是现有技术中复位装置的原理框图；

图2是本发明所述复位等级信号为一级的装置原理图；

图3是本发明所述复位等级信号为二级的装置原理图；

图4是作为本发明实施例的一种传输设备的示意图。

在图1所示的现有技术的原理框图中，包括主控制单元、第一子单元、第二子单元和第N子单元。主控制单元同第一子单元的CPU和其他业务单元有独立的电路连接，主控制单元对第一子单元的CPU和其他业务单元直接发送复位信号。主控制单元同第二子单元的CPU和其他业务单元有独立的电路连接，主控制单元对第二子单元的CPU和其他业务单元直接发送复位信号。……。主控制单元同第N子单元的CPU和其他业务单元有独立的电路连接，主控制单元对第N子单元的CPU和其他业务单元直接发送复位信号，这种做法存在着从主控制单元到各个子单元之间引线繁多、结构复杂的缺点；而且由于复位信号是使用电平信号来表示的，从而使得复位信号的抗干扰能力差；因为复位信号只使用“复位”和“不复位”两种状态，当主控制单元电源上电和掉电或者主控制单元发生误动作时，容易误发送复位信号，造成设备系统失效。

因为在复位总线及接口装置里，主控制单元对各个子单元所传送的复位信号根据需要可以有两种选择，或者是一级复位信号，或者是二级复位信号，一级复位信号和二级复位信号分别进行系统的一级复位和二级复位。两种复位信号所需要的装置结构是有差别的，为了满足实际应用的需要，本发明分别提出了分别如图2和图3所示两种结构。

图2所示的结构是本发明所构造的复位等级信号为一级的装置原理图，包括主控制单元、第一子单元、第二子单元、…、第N子单元、复位数据线和复位时钟线。N个子单元的结构相同，与复位数据线和复位时钟线的连接关系也相同，下面以第一子单元为例进行说明：复位数据线上的数据信号从主控制单元发出，在第一子单元处接收。复位时钟线上的时钟信号从主控制单元发出，在第一子单元处接收。主控制单元发送的复位数据线上的数据信号和复位时钟线上的时钟信号需要配合，复位数据线上的数据信号在复位时钟线上的时钟信号的下降边沿发出，在第一子单元处利用复位时钟线上的时钟信号的上升边沿采样复位数据线上的数据信号作为接收；主控制单元发送的复位数据线上的数据信号和复位时钟线上的时钟信号的配合关系还可以是，复位数据线上的数据信号在复位时钟线上的时钟信号的上升边沿发出，在第一子单元处利用复位时钟线上的时钟信号的下降边沿采样复位数据线上的数据信号作为接收。第一子单元包括复位接收处理接口和CPU和其他业务单元。复位接收处理接口中包括第一移位寄存器、单元编码器、比较器、单稳电路。第一移位寄存器将复位总线上的串行数据转换为子单元所需要的并行数据，第一移位寄存器的时钟接收输入端与复位时钟线连接，高位输出到比较器的第二输入端。单元编码器是第一子单元的编码标识，其编码在各个子单元是唯一的，单元编码器的输出连接到比较器的第一输入端，单元编码器的编码方式一般有以下几种：1、由一组拨码开关通过拨码进行编码；2、由只读存储器(ROM)预置编码；3、通过CPU和其他业务单元设置存储器(RAM)给出编码；4、通过CPU和其他业务单元设置寄存器给出编码。比较器的输出连接到单稳电路的输入端，当单元编码器的输出与第一移位寄存器的输出匹配(相同)时，比较器输出高电平，其他时期比较器输出低电平。单稳电路根据输入信号的上升沿或下降沿产生一个固定时间宽度的脉冲，将信号发送至CPU和其他业务单元中。

图3所示的结构是本发明所构造的复位等级信号为二级的装置原理图，在图所示的结构的基础上增加了第二移位寄存器和复位产生电路。第一移位寄存器和第二移位寄存器将复位总线上的串行数据转换为子单元所需要的并行数据，第一移位寄存器的时钟接收输入端与复位时钟线连接，高位输出到比较器的第二输入端，最低位输出到第二移位寄存器的数据输入端；第二移位寄存器的时钟输入端连接到复位时钟线，数据输出输出到复位产生电路的第二输入端。单元编码器是第一子单元的编码标识，其编码在各个子单元是唯一的，单元编码器的输出连接到比较器的第一输入端。比较器的输出连接到单稳电路的输入端，当单元编码器的输出与第一移位寄存器的输出匹配(相同)时，比较器输出高电平，其他时期比较器输出低电平。单稳电路根据输入信号的上升沿或下降沿产生一个固定时间宽度的脉冲。复位产生电路用于产生复位信号，发送给CPU和其他业务单元，其逻辑是，当复位产生电路第一输入端为低电平时，复位产生电路的复位输出为非复位状态；当复位产生电路第一输入端为高电平时，复位产生电路的复位输出为复位产生电路第二输入端的值。

图4所述的传输设备包括网元控制板、2M电接口板A、2M电接口板B、2.5G光接口板A、交叉时钟板A、交叉时钟板B、2.5G光接口板B、2M电接口板C、2M电接口板D、复位数据线和复位时钟线，其中，网元控制板相当于上述原理图中的主控制单元，其他业务板相当于上述的各个子单元。2M电接口板A有一个槽位编码输入，槽位编码为2；2M电接口板B有一个槽位编码输入，槽位编码为3；2.5G光接口板A有一个槽位编码输入，槽位编码为4；交叉时钟板A有一个槽位编码输入，槽位编码为5；交叉时钟板B有一个槽位编码输入，槽位编码为6；2.5G光接口板B有一个槽位编码输入，槽位编码为7；2M电接口板C有一个槽位编码输入，槽位编码为8；2M电接口板D有一个槽位编码输入，槽位编码为9。网元控制板输出复位数据和复位时钟，通过总线方式的电路连接方式连接到2M电接口板A、2M电接口板B、2.5G光接口板A、交叉时钟板A、交叉时钟板B、2.5G光接口板B、2M电接口板C和2M电接口板D。网元控制板的复位数据在复位时钟的下降边沿输出，2M电接口板A、2M电接口板B、2.5G光接口板A、交叉时钟板A、交叉时钟板B、2.5G光接口板B、2M电接口板C和2M电接口板D在复位时钟的上升边沿采集数据。复位信号编码是由10比特的复位编码和1比特复位等级组成，1比特复位等级为0表示低级复位，复位等级为1表示高级复位，8比特的复位编码定义如下：

1010011011 复位编码是指示2M电接口板A；

1010010111 复位编码是指示2M电接口板B；

1001101011 复位编码是指示2.5G光接口板A；

1001100111 复位编码是指示交叉时钟板A；

1001011011 复位编码是指示交叉时钟板B；

1001010111 复位编码是指示2.5G光接口板B；

0110101011 复位编码是指示2M电接口板C；

0110100111 复位编码是指示2M电接口板D。

当网元控制板发出以下复位信号为有效信号，其他为空闲信号，有效复位信号如下：

10100110110 指示2M电接口板A低级复位；

10100110111 指示2M电接口板A高级复位；

10100101110 指示2M电接口板B低级复位；

10100101111 指示2M电接口板B高级复位；

10011010110 指示2.5G光接口板A低级复位；

10011010111 指示2.5G光接口板A高级复位；

10011001110 指示交叉时钟板A低级复位；

10011001111 指示交叉时钟板A高级复位；

10010110110 指示交叉时钟板B低级复位；

10010110111 指示交叉时钟板B高级复位；

10010101110 指示2.5G光接口板B低级复位；

10010101111 指示2.5G光接口板B高级复位；

01101010110 指示2M电接口板C低级复位；

01101010111 指示2M电接口板C高级复位；

01101001110 指示2M电接口板D低级复位；

01101001111 指示2M电接口板D高级复位。

本发明所构造的复位总线及接口装置不仅可应用于通讯领域，而且还可以广泛地应用于计算机和其他领域中。

Claims

1、一种复位总线及接口装置，包括主控制单元，其特征在于，还包括

1)复位数据线；

2)复位时钟线；

3)N个具有相同结构的子单元，即第一子单元、第二子单元、……、第N

子单元，所述的N个子单元与复位总线的连接方式相同；

每个子单元包括复位接收处理接口以及CPU和其他业务单元；

所述的复位接收处理接口包括第一移位寄存器、单元编码器、比较器、单稳电路；所述第一移位寄存器的数据输入端连接到所述复位数据线，时钟接收输入端连接到所述复位时钟线，高位输出到所述比较器的第二输入端；所述单元编码器的输出连接到所述比较器的第一输入端；所述比较器的输出连接到所述单稳电路的输入端；所述单稳电路的输出端连接到所述的CPU和其他业务单元，完成对所述CPU和其他业务单元的复位操作。

2、根据权利要求1所述的复位总线及接口装置，其特征在于，还包括第二移位寄存器和复位产生电路；

所述第一移位寄存器的最低位输出到所述的第二移位寄存器的数据输入端；所述的第二移位寄存器的时钟输入端连接到所述的复位时钟线，数据输出端连接到所述的复位产生电路的第二输入端；所述的复位产生电路的第一输入端连接到所述的单稳电路的输出端，复位信号输出端连接到所述的CPU和其他业务单元，完成对所述CPU和其他业务单元的复位操作。

3、根据权利要求1或2所述的复位总线及接口装置，其特征在于，所述的单元编码器的编码方式为：拨码开关的拨码编码方式，或者只读存储器的预置编码方式；或者CPU和其他业务单元设置存储器的编码方式；或者CPU和其他业务单元设置寄存器的编码方式。

4、根据权利要求1或2所述的复位总线及接口装置，其特征在于，所述的单稳电路根据输入信号的上升沿或下降沿产生的脉冲为固定时间宽度。