CN112003775A - 一种单电平单线全双工总线通信方法和系统 - Google Patents

一种单电平单线全双工总线通信方法和系统 Download PDF

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Abstract

本发明公开了一种单电平单线全双工总线通信方法和系统，所述方法包括：信号收发端A1按照内部发送时钟F1发送数据，同时监测总线上电平变化，解析接收数据；信号收发端B1按照内部发送时钟F2发送数据，同时监测总线上电平变化，解析接收数据；所述信号收发端A1和信号收发端B1通过单线实现通信；所述发送时钟F1>F2*(数据单元长度+2)。所述系统通过采用不同的编码格式和不同的内部发送时钟，实现单电平单线全双工通信，既减少了信号线的数量，又能采用0,1通用数字电平实现单电平完成通信，降低了硬件实现难度。

Description

一种单电平单线全双工总线通信方法和系统
技术领域
本发明涉及服务器板卡领域，具体涉及一种单电平单线全双工总线通信方法和系统。
背景技术
在服务器领域，为增加板卡间的交互性及自适应性，往往会在板卡间增加额外的信号，从而保证板卡间的有效通信和相互识别。板卡间的互联多使用线缆进行连接，板卡间交互的信号越多，则意味着所使用的线缆数量越多，连接器所占用的印制电路板(PrintedCircuit Board，PCB)面积也相应增加，造成硬件成本增加；同时，连接器的连接点数量增加，也会降低信号传递的可靠性。
为减少各个板卡间信号数量，一般采用串并转换的措施，将多个并行信号转化为串行信号，按照预定协议，例如UART、I2C、SPI等串行总线，将信号传递到另一板卡。但上述串行总线所需物理信号线至少需要2条。以现有的单线UART为例，其工作电平为0,1两种，为单电，但工作时为半双工模式，无法保证板卡间交互的实时性。而现有的单线全双工总线所采用的是多电平模式(-1，0，1)，收发双方分别使用ADC采样总线数据，根据多种电平的不同，结合自身发送的数据，进而判断接收的数据，缺点是硬件方案复杂，对于数字电路来说，难以实现。
发明内容
为了解决上述技术问题，本发明提出了一种单电平单线全双工总线通信方法和系统，通过采用不同的编码格式和不同的内部发送时钟，实现单电平单线全双工通信，提高了系统整体可靠性。
为实现上述目的，本发明采用以下技术方案：
一种单电平单线全双工总线通信方法，包括：
信号收发端A1按照内部发送时钟F1发送数据，同时监测总线上电平变化，解析接收数据；
信号收发端B1按照内部发送时钟F2发送数据，同时监测总线上电平变化，解析接收数据；
所述信号收发端A1和信号收发端B1通过单线实现通信；所述发送时钟F1>F2*(数据单元长度+2)。
进一步地，所述信号收发端A1发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生第一电平跳变沿作为起始位start；bit数据为1，对应产生第一电平跳变沿；bit数据为0，对应产生第二电平跳变沿；数据帧发送结束后，产生第二电平跳变沿作为停止位stop。
进一步地，每帧数据至少发送一个数据单元，各个数据帧之间，间隔至少1bit数据长度。
进一步地，所述信号收发端B1发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生低脉冲作为起始位start；若起始位后第一bit数据为1，则发送一个低脉冲，若起始位后第一bit数据为0，则不发送低脉冲；第一bit数据后，若发生反转，则发送一个低脉冲，否则保持为高电平；数据帧发送结束后，产生低脉冲作为停止位stop。
进一步地，每帧数据至少发送一个数据单元，各个数据帧之间，间隔至少1bit数据长度。
进一步地，任一信号收发端发起数据交互，另一信号收发端内部按接收到的数据帧请求的先后顺序，发送数据帧进行应答，发起数据交互的信号收发端按照所发送的请求，接收另一信号收发端的应答数据帧。
进一步地，信号收发端应答另一信号收发端的同时，发送数据请求的信号收发端进行下一帧数据请求发送。
本发明还提出了一种单电平单线全双工总线通信系统，包括：第一板卡和第二板卡；
所述第一板卡包括复杂可编程逻辑器件A2，复杂可编程逻辑器件A2按照内部发送时钟F1发送数据，同时监测总线上电平变化，解析接收数据；
所述第二板卡包括复杂可编程逻辑器件B2，复杂可编程逻辑器件B2，按照内部发送时钟F2发送数据，同时监测总线上电平变化，解析接收数据；
所述复杂可编程逻辑器件A2和复杂可编程逻辑器件B2通过单根信号线连接；所述发送时钟F1>F2*(数据单元长度+2)。
进一步地，所述复杂可编程逻辑器件A2发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生第一电平跳变沿作为起始位start；bit数据为1，对应产生第一电平跳变沿；bit数据为0，对应产生第二电平跳变沿；数据帧发送结束后，产生第二电平跳变沿作为停止位stop。
进一步地，所述复杂可编程逻辑器件B2发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生低脉冲作为起始位start；若起始位后第一bit数据为1，则发送一个低脉冲，若起始位后第一bit数据为0，则不发送低脉冲；第一bit数据后，若发生反转，则发送一个低脉冲，否则保持为高电平；数据帧发送结束后，产生低脉冲作为停止位stop。
本发明的有益效果是：
本发明提出了一种单电平单线全双工总线通信方法和系统，通信两端设备采用不同的编码格式及不同的内部发送时钟，实现了单电平单线全双工通信，既减少了信号线的数量，减少了连接器所占用的PCB面积，降低了成本，还减少了连接器触点数量，提高了系统整体可靠性；全双工模式增加了数据相应的实时性。同时，本发明又能实现采用单电平完成通信，采用0,1通用数字电平即可实现，降低了硬件实现难度。
附图说明
图1是本发明实施例单电平单线全双工总线通信方法编码格式波形示意图；
图2是本发明实施例单电平单线全双工总线通信系统结构示意图。
具体实施方式
为能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。
本发明实施例公开了一种单电平单线全双工总线通信方法，其特征在于，包括：
信号收发端A1按照内部发送时钟F1发送数据，同时监测总线上电平变化，解析接收数据；
信号收发端B1按照内部发送时钟F2发送数据，同时监测总线上电平变化，解析接收数据；
所述信号收发端A1和信号收发端B1通过单线实现通信；所述发送时钟F1>F2*(数据单元长度+2)。
所述数据单元可以包含若干个字节，以一个字节为例，则应当满足发送时钟F1>F2*10。
具体地，所述信号收发端A1发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生第一电平跳变沿作为起始位start；bit数据为1，对应产生第一电平跳变沿；bit数据为0，对应产生第二电平跳变沿；数据帧发送结束后，产生第二电平跳变沿作为停止位stop。每帧数据至少发送一个数据单元，各个数据帧之间，间隔至少1bit数据长度。可选地，所述第一电平跳变沿为下降沿时，第二电平跳变沿为上升沿；所述第一电平跳变沿为上升沿时，第二电平跳变沿为下降沿。
所述信号收发端B1发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生低脉冲作为起始位start；若起始位后第一bit数据为1，则发送一个低脉冲，若起始位后第一bit数据为0，则不发送低脉冲；第一bit数据后，若发生反转，则发送一个低脉冲，否则保持为高电平；数据帧发送结束后，产生低脉冲作为停止位stop。每帧数据至少发送一个数据单元，各个数据帧之间，间隔至少1bit数据长度。
图1示出了当传输数据为“10110010”时，信号收发端A1和信号收发端B1的波形图。
信号收发端B1发起数据交互时，信号收发端A1内部按接收到的数据帧请求的先后顺序，发送数据帧进行应答，信号收发端B1按照所发送的请求，接收信号收发端A1的应答数据帧。信号收发端A1应答信号收发端B1的同时，信号收发端B1进行下一帧数据请求发送。
由于信号收发端A1内部发送时钟F1和信号收发端B1内部发送时钟F2满足F1>10*F2，信号收发端A1可在信号收发端B1所发送低脉冲之间完成至少一个字节数据发送，而不造成电平冲突。例如：10*(n+1)*F2>F1>10*n*F2，n为正整数，信号收发端A1可在信号收发端B1所发送低脉冲之间最多可完成n个字节数据发送。
本发明实施例还公开了一种单电平单线全双工总线通信系统，包括第一板卡和第二板卡；
所述第一板卡包括复杂可编程逻辑器件(Complex Programmable Logic Device，CPLD)A2，复杂可编程逻辑器件A2按照内部发送时钟F1发送数据，同时监测总线上电平变化，解析接收数据；
所述第二板卡包括复杂可编程逻辑器件B2，复杂可编程逻辑器件B2，按照内部发送时钟F2发送数据，同时监测总线上电平变化，解析接收数据；
所述复杂可编程逻辑器件A2和复杂可编程逻辑器件B2通过单根信号线连接；所述发送时钟F1>F2*(数据单元长度+2)。数据单元为一个字节时，一个字节。
如图2所示，本发明实施例包括板卡1和板卡2，板卡1的CPLD1发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生第一电平跳变沿作为起始位start；bit数据为1，对应产生第一电平跳变沿；bit数据为0，对应产生第二电平跳变沿；数据帧发送结束后，产生第二电平跳变沿作为停止位stop。板卡2的CPLD2发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生低脉冲作为起始位start；若起始位后第一bit数据为1，则发送一个低脉冲，若起始位后第一bit数据为0，则不发送低脉冲；第一bit数据后，若发生反转，则发送一个低脉冲，否则保持为高电平；数据帧发送结束后，产生低脉冲作为停止位stop。
CPLD2作为总线Master，首先发起数据交互，CPLD1作为Slave，CPLD1以CPLD2发送的窄脉冲作为判断条件，开始进行数据应答。当CPLD2发送完一帧数据请求给CPLD1后，CPLD1在应答CPLD2的同时，CPLD2可进行下一帧数据请求发送，实现双向同时进行数据交互。CPLD1内部按接收到的数据帧请求的先后顺序，发送数据帧进行应答；对应的，CPLD2按照所发送的请求，接收CPLD1的应答数据帧。
上述虽然结合附图对本发明的具体实施方式进行了描述，但并非对本发明保护范围的限制。对于所属领域的技术人员来说，在上述说明的基础上还可以做出其它不同形式的修改或变形。这里无需也无法对所有的实施方式予以穷举。在本发明的技术方案的基础上，本领域技术人员不需要付出创造性劳动即可做出的各种修改或变形仍在本发明的保护范围以内。

Claims (10)

1.一种单电平单线全双工总线通信方法，其特征在于，包括：
信号收发端A1按照内部发送时钟F1发送数据，同时监测总线上电平变化，解析接收数据；
信号收发端B1按照内部发送时钟F2发送数据，同时监测总线上电平变化，解析接收数据；
所述信号收发端A1和信号收发端B1通过单线实现通信；所述发送时钟F1>F2*(数据单元长度+2)。
2.根据权利要求1所述的单电平单线全双工总线通信方法，其特征在于，所述信号收发端A1发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生第一电平跳变沿作为起始位start；bit数据为1，对应产生第一电平跳变沿；bit数据为0，对应产生第二电平跳变沿；数据帧发送结束后，产生第二电平跳变沿作为停止位stop。
3.根据权利要求2所述的单电平单线全双工总线通信方法，其特征在于，每帧数据至少发送一个数据单元，各个数据帧之间，间隔至少1bit数据长度。
4.根据权利要求1所述的单电平单线全双工总线通信方法，其特征在于，所述信号收发端B1发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生低脉冲作为起始位start；若起始位后第一bit数据为1，则发送一个低脉冲，若起始位后第一bit数据为0，则不发送低脉冲；第一bit数据后，若发生反转，则发送一个低脉冲，否则保持为高电平；数据帧发送结束后，产生低脉冲作为停止位stop。
5.根据权利要求4所述的单电平单线全双工总线通信方法，其特征在于，每帧数据至少发送一个数据单元，各个数据帧之间，间隔至少1bit数据长度。
6.根据权利要求1所述的单电平单线全双工总线通信方法，其特征在于，任一信号收发端发起数据交互，另一信号收发端内部按接收到的数据帧请求的先后顺序，发送数据帧进行应答，发起数据交互的信号收发端按照所发送的请求，接收另一信号收发端的应答数据帧。
7.根据权利要求1所述的单电平单线全双工总线通信方法，其特征在于，信号收发端应答另一信号收发端数据请求的同时，发送数据请求的信号收发端进行下一帧数据请求发送。
8.一种单电平单线全双工总线通信系统，其特征在于，包括：第一板卡和第二板卡；
所述第一板卡包括复杂可编程逻辑器件A2，复杂可编程逻辑器件A2按照内部发送时钟F1发送数据，同时监测总线上电平变化，解析接收数据；
所述第二板卡包括复杂可编程逻辑器件B2，复杂可编程逻辑器件B2，按照内部发送时钟F2发送数据，同时监测总线上电平变化，解析接收数据；
所述复杂可编程逻辑器件A2和复杂可编程逻辑器件B2通过单根信号线连接；所述发送时钟F1>F2*(数据单元长度+2)。
9.根据权利要求8所述的单电平单线全双工总线通信系统，其特征在于，所述复杂可编程逻辑器件A2发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生第一电平跳变沿作为起始位start；bit数据为1，对应产生第一电平跳变沿；bit数据为0，对应产生第二电平跳变沿；数据帧发送结束后，产生第二电平跳变沿作为停止位stop。
10.根据权利要求8所述的单电平单线全双工总线通信系统，其特征在于，所述复杂可编程逻辑器件B2发送数据的编码格式为：空闲时间为高电平，每帧数据发送开始时，产生低脉冲作为起始位start；若起始位后第一bit数据为1，则发送一个低脉冲，若起始位后第一bit数据为0，则不发送低脉冲；第一bit数据后，若发生反转，则发送一个低脉冲，否则保持为高电平；数据帧发送结束后，产生低脉冲作为停止位stop。
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