CN110389924A - 一种串行总线装置及设置方法 - Google Patents

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窦卢新
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Abstract

本发明实施例提供了一种串行总线装置及设置方法，所述装置包括：主机模块、从机模块、第一时钟电路、第二时钟电路；所述主机模块与所述从机模块连接；所述第一时钟电路设置于所述主机模块，用于产生第一时钟信号；所述第二时钟电路设置于所述从机模块，用于产生第二时钟信号；所述主机模块的数据发送，和，所述从机模块的数据接收，对齐所述第一时钟信号；所述从机模块的数据发送，和，所述主机模块的数据接收，对齐所述第二时钟信号。本发明实施例在主机模块和从机模块中分别设置第一时钟电路和第二时钟电路，使得主机实际采集建立时间setup并没有受到影响，从而消除了时延delay对建立时间setup的影响，提升了串行总线装置传输数据的准确度。

Description

一种串行总线装置及设置方法
技术领域
本发明涉及通信技术领域，特别是涉及一种串行总线装置及设置方法。
背景技术
在通信技术领域，SPI(Service Provider Interface，同步串行接口)总线技术是一种支持高速、全双工、同步通信的总线技术，因为便于I/O模拟，可靠性高，板上布局节省空间，节约芯片管脚，适合远距离传输等优点，得到广泛的应用。
现有技术中，如图1所示，SPI总线结构通常包括四根信号线：片选信号线CS、时钟信号线CLK、主机输出从机输入信号线MOSI、主机输入从机输出信号线MISO，MOSI和MISO共用一个时钟信号CLK。
然而，本领域技术人员在研究上述技术方案的过程中发现，由于SPI总线时延的存在，主机实际采集数据的时间比主机理论上应该采集数据的时间提前了两个延时delay的长度。具体如图2所示，时钟信号从主机端产生为CLK_M，在CLK_M的上升沿处主机发送数据MOSI_M，但是由于SPI总线时延的存在，从机接收到的随路时钟CLK_S与主机发送出去的CLK_M之间有一定的delay，从机在CLK_S上升沿到来时接收数据MOSI_S，并在下一个CLK_S上升沿到来时将数据MISO_S反传回主机，主机将在CLK_M的下降沿接收从机传来的数据MISO_M，由于SPI总线时延的存在，主机接收到数据与从机发送出去的CLK_M之间又有一定的delay，从而使得主机在实际采集数据的时间比主机理论上应该采集数据的时间提前了两个延时delay的长度，因而会导致数据传输建立时间setup比实际需要的数据传输建立时间短了两个delay的长度，当该SPI总线结构应用于工作频率较高的电路板时，由于建立时间setup不够会带来明显的数据传输错误的问题，导致了SPI总线结构传输数据的准确度低。
发明内容
鉴于上述问题，提出了本发明实施例的一种串行总线装置及设置方法，以便克服现有的SPI总线结构中，由于时钟延时问题导致的传输数据准确度低的技术问题。
根据本发明的第一方面，提供了一种串行总线装置，所述装置基于同步串行接口SPI协议设置，所述装置包括：
主机模块、从机模块、第一时钟电路、第二时钟电路；
所述主机模块与所述从机模块连接；
所述第一时钟电路设置于所述主机模块，用于产生第一时钟信号；
所述第二时钟电路设置于所述从机模块，用于产生第二时钟信号；
所述主机模块的数据发送，和，所述从机模块的数据接收，对齐所述第一时钟信号；
所述从机模块的数据发送，和，所述主机模块的数据接收，对齐所述第二时钟信号。
根据本发明的第二方面，提供了一种串行总线设置方法，所述方法包括：
在所述第一时钟信号周期，所述主机模块实际对应的时钟周期为第一主机时钟信号周期，所述从机模块实际对应的时钟周期为第一从机时钟信号周期；
所述主机模块在所述第一主机时钟信号的上升沿向所述从机模块发送第一传输数据，所述从机模块在所述第一从机时钟信号的下降沿接收所述第一传输数据；
在所述第二时钟信号周期，所述主机模块实际对应的时钟周期为第二主机时钟信号周期，所述从机模块实际对应的时钟周期为第二从机时钟信号周期；
所述从机模块在接收到所述第一传输数据后，在所述第二从机时钟信号的上升沿向所述主机模块发送第二传输数据，所述主机模块在所述第二主机时钟信号的下降沿接收所述第二传输数据。
根据本发明的第三方面，提供了一种电路板，所述电路板包括任一项所述的串行总线装置。
本发明实施例包括以下优点：
本发明实施例中，在主机模块和从机模块中分别设置第一时钟电路和第二时钟电路，且第一时钟电路产生的第一时钟信号作为主机模块的数据发送和从机模块的数据接收的时钟基准，在该第一时钟信号周期中，从机接收主机发送的数据时会存在第一个时延delay，第二时钟电路产生的第二时钟信号，是独立于第一时钟信号的时钟信号，且作为从机模块的数据发送和主机模块的数据接收的时钟基准，此时，虽然主机模块接收到的数据与从机模块发送的数据之间存在第二个delay，但是由于主机模块接收数据的时钟信号周期比从机模块发送数据的时钟信号周期延迟了一个delay，因此使得主机实际采集建立时间setup并没有受到影响，从而消除了时延delay对建立时间setup的影响，提升了串行总线装置传输数据的准确度。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述技术方案和其它目的、特征和优点能够更明显易懂，以下列举本发明的具体实施方式。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。而且在整个附图中，用相同的参考符号表示相同的部件。在附图中：
图1是现有技术中SPI总线时序示意图；
图2是现有技术中SPI传输导致的时序延迟示意图；
图3是本发明实施例提供的一种串行总线装置的示意图；
图4是现有技术SPI总线结构的电路结构示意图；
图5是本发明实施例提供的一种串行总线装置的电路结构示意图；
图6是本发明实施例提供的一种串行总线装置的逻辑电路图；
图7是本发明实施例提供的一种串行总线设置方法的流程图；
图8是本发明实施例提供的一种串行总线装置的工作时序图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
应当理解，此处所描述的具体实施例仅用以解释本发明，仅仅是本发明一部分实施例，而不是全部的实施例，并不用于限定本发明。
实施例一
参照图3，示出了一种串行总线装置的示意图：
本发明实施例的串行总线装置，是基于同步串行接口SPI协议设置的，具体来说，基于目前主流的SPI总线结构，配置双向随路时钟，相较于现有技术中SPI总线结构的单时钟收发采样，能有效改善数据传输准确率不高的情况。
具体来说，现有技术中，SPI总线结构的电路结构如图4所示。
SPI总线接口一般使用4根线：串行时钟线CLK、主机输入/从机输出数据线MISO、主机输出/从机输入数据线MOSI和从机选择线CS，MISO和MOSI共用一个CLK。
本发明实施例的串行总线装置包括：主机模块310、从机模块320、第一时钟电路3101、第二时钟电路3201。
第一时钟电路3101设置与主机模块310中，第二时钟电路3201设置于从机模块320中，则主机模块310和从机模块320可以分别产生独立的第一时钟信号和第二时钟信号，第一时钟信号和第二时钟信号可以是波形一致的时钟信号，例如同为方波，每个时钟周期的时长一致等。
如图5所示，以一个主机模块和一个从机模块为例，示出了本发明实施例的串行总线装置的电路结构。
在本发明实施例的串行总线装置中，第一时钟电路3101产生时钟信号CLK_M，第二时钟电路3201产生时钟信号CLK_S，则可以实现：在主机模块的数据发送，和，从机模块的数据接收，(即MOSI)的过程中，对齐第一时钟信号；在从机模块的数据发送，和，主机模块的数据接收，(即MISO)的过程中，对齐第二时钟信号。
本发明实施例中，在主机模块和从机模块中分别设置第一时钟电路和第二时钟电路，且第一时钟电路产生的第一时钟信号作为主机模块的数据发送和从机模块的数据接收的时钟基准，在该第一时钟信号周期中，从机接收主机发送的数据时会存在第一个时延delay，第二时钟电路产生的第二时钟信号，是独立于第一时钟信号的时钟信号，且作为从机模块的数据发送和主机模块的数据接收的时钟基准，此时，虽然主机模块接收到的数据与从机模块发送的数据之间存在第二个delay，但是由于主机模块接收数据的时钟信号周期比从机模块发送数据的时钟信号周期延迟了一个delay，因此使得主机实际采集建立时间setup并没有收到影响，从而消除了时延delay对建立时间setup的影响，提升了串行总线装置传输数据的准确度。
优选地，在图3的基础上，参照图6，示出了一种串行总线装置的逻辑电路图。
主机模块310包括第一寄存器3102，用于存储主机模块的数据；从机模块320包括第二寄存器3202，用于存储从机模块的数据；第一寄存器3102和第二寄存器3202连接，主机模块310和从机模块320之间的数据传输MISO和MOSI，在第一寄存器3102和第二寄存器3202之间进行。当然，本领域技术人员可以根据实际应用场景，选择其他不同于寄存器的其他存储设备、或数据收发设备作为数据传输的承载设备，本发明实施例对此不做具体限制。
第一时钟电路3101与第一寄存器3102和第二寄存器3202分别连接，使得在第一寄存器3102和第二寄存器3202之间进行MOSI数据传输时，可以采用第一时钟电路3101产生的第一时钟信号；第二时钟电路3201与第一寄存器3102和第二寄存器3202分别连接，使得在第一寄存器3102和第二寄存器3202之间进行MISO数据传输时，可以采用第二时钟电路3201产生的第二时钟信号。
较佳地，第一时钟电路3101包括第一波特率发生器，用于发出第一时钟信号；第二时钟电路3201包括第二波特率发生器，用于发出第二时钟信号。当然，本领域技术人员可以根据实际应用场景，选择相应的时钟信号发生设备，本发明实施例对此不做具体限制。
串行总线装置还可以包括片选模块330，片选模块330与主机模块310和从机模块320连接，用于控制从机模块320被选中或未被选中。
较佳地，第二时钟信号与第一时钟信号为波形相同、波形变化同步、周期长度相同的方波信号。
本发明实施例中，由于MISO和MOSI各自使用独立的时钟，虽然主机模块接收到的数据与从机模块发送的数据之间存在第二个delay，但是由于主机模块接收数据的时钟信号周期比从机模块发送数据的时钟信号周期延迟了一个delay，因此使得主机实际采集建立时间setup并没有受到影响，从而消除了时延delay对建立时间setup的影响，提升了串行总线装置传输数据的准确度。
实施例二
参照图7，示出了一种串行总线设置方法的流程图，具体可以包括如下步骤：
步骤701：在所述第一时钟信号周期，所述主机模块实际对应的时钟周期为第一主机时钟信号周期，所述从机模块实际对应的时钟周期为第一从机时钟信号周期；所述主机模块在所述第一主机时钟信号的上升沿向所述从机模块发送第一传输数据，所述从机模块在所述第一从机时钟信号的下降沿接收所述第一传输数据。
步骤702：在所述第二时钟信号周期，所述主机模块实际对应的时钟周期为第二主机时钟信号周期，所述从机模块实际对应的时钟周期为第二从机时钟信号周期；所述从机模块在接收到所述第一传输数据后，在所述第二从机时钟信号的上升沿向所述主机模块发送第二传输数据，所述主机模块在所述第二主机时钟信号的下降沿接收所述第二传输数据。
本发明实施例中，虽然主机模块只产生第一时钟信号CLK_MOSI，从机模只产生第二时钟信号CLK_MISO，但是由于总线串行装置中时延现象的存在，实际的实现过程，主机模块发送数据时应用的第一主机时钟信号CLK_MOSI_M可以与第一时钟信号CLK_MOSI同步，而从机模块在接收主机模块的的第一时钟信号时，会存在一个延时delay，使得从机模块接收时钟信号时，第一从机时钟信号CLK_MOSI_S比第一主机时钟信号CLK_MOSI_M延迟一个delay；同样的，在使用从机模块产生的第二时钟信号CLK_MISO时，实际实现过程中，第二主机时钟信号CLK_MISO_M也会比第二从机时钟信号CLK_MISO_S延迟一个delay。
参照图8，示出了本发明实施例提供的串行总线装置对应的时序图。
步骤701中，在第一主机时钟信号CLK_MOSI_M的TI周期，主机模块MOSI_M在CLK_MOSI_M的上升沿向从机模块发出数据D1、D2，数据到达从机模块MOSI_S后，可以暂时存储在从机模块的寄存器等位置，在第一从机时钟信号CLK_MOSI_S的T2周期，从机模块实际接收数据MOSI_S_REAL_RECIVE在CLK_MOSI_S的下降沿接收数据。
步骤702中，从机模块接收到传输数据后，在第二从机时钟信号CLK_MISO_S的T3周期，从机模块MISO_S在CLK_MISO_S的上升沿向主机模块发出数据D3、D4，数据到达主机模块MISO_M后，可以暂时存储在主机模块的寄存器等位置，在第二主机时钟信号CLK_MISO_M的T4周期，主机模块实际接收数据MISO_M_REAL_RECIVE在CLK_MISO_M的下降沿接收数据。
可以理解，在SPI的实际工作过程中，可以存在四种工作模式，如表1所示：
工作模式 主器件 从器件
MODE0 CPOL＝0 CPHA＝0
MODE1 CPOL＝0 CPHA＝1
MODE2 CPOL＝1 CPHA＝0
MODE3 CPOL＝1 CPHA＝1
表1
CPOL表示时钟极性：如果CPOL＝0，串行同步时钟的空闲状态为低电平；如果CPOL＝1，串行同步时钟的空闲状态为高电平。CPHA表示时钟相位，能够配置用于选择两种不同的传输协议之一进行数据传输。如果CPHA＝0，在串行同步时钟的第一个跳变沿(上升或下降)数据被采样；如果CPHA＝1，在串行同步时钟的第二个跳变沿(上升或下降)数据被采样。
步骤701和步骤702只是本发明实施例的串行总线装置的其中一种工作模式。本发明实施例的串行总线设置方法还可以包括以下三种：
第一种串行总线设置方法：
在所述第一时钟信号周期，所述主机模块实际对应的时钟周期为第一主机时钟信号周期，所述从机模块实际对应的时钟周期为第一从机时钟信号周期；
所述主机模块在所述第一主机时钟信号的下降沿向所述从机模块发送第一传输数据，所述从机模块在所述第一从机时钟信号的上升沿接收所述第一传输数据；
在所述第二时钟信号周期，所述主机模块实际对应的时钟周期为第二主机时钟信号周期，所述从机模块实际对应的时钟周期为第二从机时钟信号周期；
所述从机模块在接收到所述第一传输数据后，在所述第二从机时钟信号的下降沿向所述主机模块发送第二传输数据，所述主机模块在所述第二主机时钟信号的上升沿接收所述第二传输数据。
第二种串行总线设置方法：
在所述第一时钟信号周期，所述主机模块实际对应的时钟周期为第一主机时钟信号周期，所述从机模块实际对应的时钟周期为第一从机时钟信号周期；
所述主机模块在所述第一主机时钟信号的上升沿向所述从机模块发送第一传输数据，所述从机模块在所述第一从机时钟信号的上升沿接收所述第一传输数据；
在所述第二时钟信号周期，所述主机模块实际对应的时钟周期为第二主机时钟信号周期，所述从机模块实际对应的时钟周期为第二从机时钟信号周期；
所述从机模块在接收到所述第一传输数据后，在所述第二从机时钟信号的上升沿向所述主机模块发送第二传输数据，所述主机模块在所述第二主机时钟信号的上升沿接收所述第二传输数据。
第三种串行总线设置方法：
在所述第一时钟信号周期，所述主机模块实际对应的时钟周期为第一主机时钟信号周期，所述从机模块实际对应的时钟周期为第一从机时钟信号周期；
所述主机模块在所述第一主机时钟信号的下降沿向所述从机模块发送第一传输数据，所述从机模块在所述第一从机时钟信号的下降沿接收所述第一传输数据；
在所述第二时钟信号周期，所述主机模块实际对应的时钟周期为第二主机时钟信号周期，所述从机模块实际对应的时钟周期为第二从机时钟信号周期；
所述从机模块在接收到所述第一传输数据后，在所述第二从机时钟信号的下降沿向所述主机模块发送第二传输数据，所述主机模块在所述第二主机时钟信号的下降沿接收所述第二传输数据。
该三种串行总线设置方法的工作原理与步骤701和步骤702中描述的串行总线设置方法在发送数据和接收数据的时钟边沿设置上有些区别，但是相应的工作原理类似，具体可以参照步骤701和步骤702所记载的方案，在此不再赘述。
较佳地，本发明的串行总线装置可以应用于电路板中，经过实际测试，采用本发明实施例的串行总线装置可以比现有的SPI工作频率提升2到3倍左右，本发明实施例的串行总线装置使用FPGA 1V8I/O模拟，50cm的电路板板间走线时可提升工作频率至100MHz，而现有技术中的SPI总线在当前的数据传输速率以及相应的传输距离的要求下，由于其建立时间被时延吞噬，导致传输数据产生错误，制约了电路的工作频率，在测试过程中发现，50cm板间走线时工作频率最高达到25Mhz左右。
本发明实施例中，在主机模块和从机模块中分别设置第一时钟电路和第二时钟电路，且第一时钟电路产生的第一时钟信号作为主机模块的数据发送和从机模块的数据接收的时钟基准，在该第一时钟信号周期中，从机接收主机发送的数据时会存在第一个时延delay，第二时钟电路产生的第二时钟信号，是独立于第一时钟信号的时钟信号，且作为从机模块的数据发送和主机模块的数据接收的时钟基准，此时，虽然主机模块接收到的数据与从机模块发送的数据之间存在第二个delay，但是由于主机模块接收数据的时钟信号周期比从机模块发送数据的时钟信号周期延迟了一个delay，因此使得主机实际采集建立时间setup并没有受到影响，从而消除了时延delay对建立时间setup的影响，提升了串行总线装置传输数据的准确度。
需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明实施例所必须的。
本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。
在一个典型的配置中，所述计算机设备包括一个或多个处理器(CPU)、输入/输出接口、网络接口和内存。内存可能包括计算机可读介质中的非永久性存储器，随机存取存储器(RAM)和/或非易失性内存等形式，如只读存储器(ROM)或闪存(flash RAM)。内存是计算机可读介质的示例。计算机可读介质包括永久性和非永久性、可移动和非可移动媒体可以由任何方法或技术来实现信息存储。信息可以是计算机可读指令、数据结构、程序的模块或其他数据。计算机的存储介质的例子包括，但不限于相变内存(PRAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、其他类型的随机存取存储器(RAM)、只读存储器(ROM)、电可擦除可编程只读存储器(EEPROM)、快闪记忆体或其他内存技术、只读光盘只读存储器(CD-ROM)、数字多功能光盘(DVD)或其他光学存储、磁盒式磁带，磁带磁磁盘存储或其他磁性存储设备或任何其他非传输介质，可用于存储可以被计算设备访问的信息。按照本文中的界定，计算机可读介质不包括非持续性的电脑可读媒体(transitory media)，如调制的数据信号和载波。
本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程串行总线设置终端设备的处理器以产生一个机器，使得通过计算机或其他可编程串行总线设置终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。
这些计算机程序指令也可存储在能引导计算机或其他可编程串行总线设置终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。
这些计算机程序指令也可装载到计算机或其他可编程串行总线设置终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。
以上对本发明所提供的一种串行总线装置和一种串行总线设置方法，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (10)

1.一种串行总线装置，其特征在于，基于同步串行接口SPI协议设置，所述装置包括：
主机模块、从机模块、第一时钟电路、第二时钟电路；
所述主机模块与所述从机模块连接；
所述第一时钟电路设置于所述主机模块，用于产生第一时钟信号；
所述第二时钟电路设置于所述从机模块，用于产生第二时钟信号；
所述主机模块的数据发送，和，所述从机模块的数据接收，对齐所述第一时钟信号；
所述从机模块的数据发送，和，所述主机模块的数据接收，对齐所述第二时钟信号。
2.根据权利要求1所述的装置，其特征在于，其中，所述第一时钟信号和所述第二时钟信号的波形相同，和，时钟周期长度相同。
3.根据权利要求1所述的装置，其特征在于，所述主机模块包括第一寄存器，用于存储所述主机模块的数据；
所述从机模块包括第二寄存器，用于存储所述从机模块的数据。
4.根据权利要求1所述的装置，其特征在于，所述第一时钟电路包括第一波特率发生器，用于发出第一时钟信号；
所述第二时钟电路包括第二波特率发生器，用于发出第二时钟信号。
5.根据权利要求1所述的装置，其特征在于，所述装置还包括：片选模块；
所述片选模块与所述主机模块和所述从机模块连接，用于控制所述从机模块被选中或未被选中。
6.一种串行总线设置方法，其特征在于，应用于如权利1-5任一项所述的串行总线装置，所述方法包括：
在所述第一时钟信号周期，所述主机模块实际对应的时钟周期为第一主机时钟信号周期，所述从机模块实际对应的时钟周期为第一从机时钟信号周期；
所述主机模块在所述第一主机时钟信号的上升沿向所述从机模块发送第一传输数据，所述从机模块在所述第一从机时钟信号的下降沿接收所述第一传输数据；
在所述第二时钟信号周期，所述主机模块实际对应的时钟周期为第二主机时钟信号周期，所述从机模块实际对应的时钟周期为第二从机时钟信号周期；
所述从机模块在接收到所述第一传输数据后，在所述第二从机时钟信号的上升沿向所述主机模块发送第二传输数据，所述主机模块在所述第二主机时钟信号的下降沿接收所述第二传输数据。
7.一种串行总线设置方法，其特征在于，应用于如权利1-5任一项所述的串行总线装置，所述方法包括：
在所述第一时钟信号周期，所述主机模块实际对应的时钟周期为第一主机时钟信号周期，所述从机模块实际对应的时钟周期为第一从机时钟信号周期；
所述主机模块在所述第一主机时钟信号的下降沿向所述从机模块发送第一传输数据，所述从机模块在所述第一从机时钟信号的上升沿接收所述第一传输数据；
在所述第二时钟信号周期，所述主机模块实际对应的时钟周期为第二主机时钟信号周期，所述从机模块实际对应的时钟周期为第二从机时钟信号周期；
所述从机模块在接收到所述第一传输数据后，在所述第二从机时钟信号的下降沿向所述主机模块发送第二传输数据，所述主机模块在所述第二主机时钟信号的上升沿接收所述第二传输数据。
8.一种串行总线设置方法，其特征在于，应用于如权利1-5任一项所述的串行总线装置，所述方法包括：
在所述第一时钟信号周期，所述主机模块实际对应的时钟周期为第一主机时钟信号周期，所述从机模块实际对应的时钟周期为第一从机时钟信号周期；
所述主机模块在所述第一主机时钟信号的上升沿向所述从机模块发送第一传输数据，所述从机模块在所述第一从机时钟信号的上升沿接收所述第一传输数据；
在所述第二时钟信号周期，所述主机模块实际对应的时钟周期为第二主机时钟信号周期，所述从机模块实际对应的时钟周期为第二从机时钟信号周期；
所述从机模块在接收到所述第一传输数据后，在所述第二从机时钟信号的上升沿向所述主机模块发送第二传输数据，所述主机模块在所述第二主机时钟信号的上升沿接收所述第二传输数据。
9.一种串行总线设置方法，其特征在于，应用于如权利1-5任一项所述的串行总线装置，所述方法包括：
在所述第一时钟信号周期，所述主机模块实际对应的时钟周期为第一主机时钟信号周期，所述从机模块实际对应的时钟周期为第一从机时钟信号周期；
所述主机模块在所述第一主机时钟信号的下降沿向所述从机模块发送第一传输数据，所述从机模块在所述第一从机时钟信号的下降沿接收所述第一传输数据；
在所述第二时钟信号周期，所述主机模块实际对应的时钟周期为第二主机时钟信号周期，所述从机模块实际对应的时钟周期为第二从机时钟信号周期；
所述从机模块在接收到所述第一传输数据后，在所述第二从机时钟信号的下降沿向所述主机模块发送第二传输数据，所述主机模块在所述第二主机时钟信号的下降沿接收所述第二传输数据。
10.一种电路板，其特征在于，包括如权利1-5任一项所述的串行总线装置。
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