CN115964976B

CN115964976B - 修调及测试电路、集成电路及芯片

Info

Publication number: CN115964976B
Application number: CN202310253514.7A
Authority: CN
Inventors: 毛洪卫; 赵显西; 勇智强; 刘松松
Original assignee: Beijing Jialyu Electronic Co ltd
Current assignee: Wuhan Cuixin Microelectronics Co ltd
Priority date: 2023-03-16
Filing date: 2023-03-16
Publication date: 2023-06-06
Anticipated expiration: 2043-03-16
Also published as: CN115964976A

Abstract

本发明提供修调及测试电路、集成电路及芯片，属于电路技术领域。其中，该电路包括：使能模块、修调和测试模块、敏感放大器模块和译码器模块；使能模块的第一输出端，用于向修调和测试模块输入第一使能信号；使能模块的第二输出端，用于向修调和测试模块输入第二使能信号；修调和测试模块的第三输入端，用于在使能模块的第二输出端输出第二使能信号的情况下，接收时钟信号；修调和测试模块的第四输入端，用于在使能模块的第二输出端输出第二使能信号的情况下，接收数字码；修调和测试模块与敏感放大器模块连接；译码器模块，用于根据数字码，将测试管脚与待测试的第二电路导通。本发明提供的修调及测试电路、集成电路及芯片，能减少芯片的面积。

Description

修调及测试电路、集成电路及芯片

技术领域

本发明涉及集成电路技术领域，尤其涉及一种修调及测试电路、集成电路及芯片。

背景技术

修调电路和测试电路是芯片中不可缺少的模块。通过修调电路和测试电路可以提高芯片的良率。通过测试电路测试出芯片中需要修调的电路，然后通过修调电路对上述需要修调的电路进行修调，达到需要的电路性能。

但现有芯片包括修调电路和测试电路，增加了成本，占用了芯片较多的面积，影响芯片中的用于实现业务功能的电路的布局和散热等。

发明内容

本发明提供一种修调及测试电路、集成电路及芯片，用以解决现有技术中修调电路和测试电路占用芯片较多的面积的缺陷，实现减少对芯片的面积的占用。

本发明提供一种修调及测试电路，包括：使能模块、修调和测试模块、敏感放大器模块和译码器模块；

所述使能模块的第一输出端，用于向所述修调和测试模块的第一输入端输入第一使能信号；所述第一使能信号，用于使所述修调和测试模块进入修调状态；

所述使能模块的第二输出端，用于向所述修调和测试模块的第二输入端输入第二使能信号；所述第二使能信号，用于使所述修调和测试模块进入测试状态；

所述修调和测试模块的第三输入端，用于在所述使能模块的第二输出端输出所述第二使能信号的情况下，接收时钟信号；

所述修调和测试模块的第四输入端，用于在所述使能模块的第二输出端输出所述第二使能信号的情况下，接收数字码；

所述修调和测试模块的第一输出端，与所述敏感放大器模块的输入端连接；所述敏感放大器模块的输出端，用于连接待修调的第一电路；

所述修调和测试模块的第二输出端，与译码器模块连接；

所述译码器模块，用于根据所述数字码，将测试管脚与待测试的第二电路导通。

根据本发明提供的一种修调及测试电路，所述使能模块，包括：两个相同的信号产生单元、第一与门和第一或门；

两个所述信号产生单元的第一输出端均与所述第一与门的输入端连接；所述第一与门的输出端，与所述使能模块的第一输出端连接；

两个所述信号产生单元的第一输出端均与所述第一或门的输入端连接；所述第一或门的输出端，与所述使能模块的第二输出端连接。

根据本发明提供的一种修调及测试电路，述信号产生单元，包括：电流源子单元和信号产生子单元；

所述电流源子单元的输出端与所述信号产生子单元的电流输入端连接；所述电流源子单元，用于向所述信号产生子单元提供电流；

所述信号产生子单元，用于在输入的电压和所述电流的驱动下，产生输出信号。

根据本发明提供的一种修调及测试电路，所述电流源子单元，包括：第一电阻、第一NMOS管、第二NMOS管和第一PMOS管；

所述第一电阻的第一端及所述第一PMOS管的源极，与电源端连接；所述第一电阻的第二端、所述第一NMOS管的漏极和栅极、以及所述第二NMOS管的栅极，与所述电流源子单元的输出端连接；所述第一PMOS管的漏极与所述第二NMOS管的漏极连接；所述第一NMOS管的源极和所述第二NMOS管的源极接地。

根据本发明提供的一种修调及测试电路，所述信号产生子单元，包括：第二电阻、第三电阻、第二PMOS管、第三PMOS管和第三NMOS管；

所述第二电阻的第一端与所述信号产生子单元的输入端连接；所述第二电阻的第二端与所述第三电阻的第一端连接；

所述第三电阻的第二端与所述第二PMOS管的源极连接；所述第二PMOS管的栅极与电源端连接；所述第二PMOS管的漏极、所述第三NMOS管的漏极以及所述第三PMOS管的源极，与所述信号产生单元的第一输出端连接；所述第三PMOS管的漏极和所述第三NMOS管的源极接地。

根据本发明提供的一种修调及测试电路，所述修调和测试模块，包括：触发单元、至少一个第一输出单元和一个第二输出单元；

所述触发单元包括第二与门、第三与门、第一非门、第二非门、第一或非门和级联的至少3个D触发器；

所述至少3个D触发器中的上一级D触发器的Q端与本级D触发器的D端连接；每一所述D触发器的触发端，均与所述第三与门的输出端连接；所述至少3个D触发器中的第一级D触发器的D端与所述第二与门的输出端连接；所述第二与门的第一输入端与所述修调和测试模块的第四输入端连接；所述第二与门的第二输入端与所述修调和测试模块的第二输入端连接；所述第二与门的第一输入端与所述修调和测试模块的第二输入端连接；所述第二与门的第二输入端与所述修调和测试模块的第三输入端连接；

每一所述D触发器的置零端和所述第一或非门的第一输入端，与所述第一非门的输出端连接；所述第一非门的输入端与所述使能模块的第二输出端连接；

所述至少3个D触发器中的最后一级D触发器的QN端，与所述第二非门的输入端连接；所述第二非门的输出端与所述第一或非门的第二输入端连接；所述第一或非门的输出端与所述敏感放大器模块连接；

所述触发单元，用于使所述第一输出单元在所述第一使能信号的触发下，输出修调信号；以及使所述第二输出单元在所述第二使能信号、所述时钟信号和所述数字码的触发下，输出所述数字码；所述修调信号，用于对所述第一电路进行修调。

根据本发明提供的一种修调及测试电路，所述第一输出单元，包括第四与门、第四NMOS管和熔丝；

所述第四与门的第一输入端，与所述修调及测试电路的第一输入端连接；所述第四与门的第二输入端，与一个所述D触发器的Q端连接；所述第四与门的输出端，与所述第四NMOS管的栅极连接；所述第四NMOS管的漏极与所述熔丝的第一端连接；所述熔丝的第二端与电源端连接；所述第四NMOS管的源极接地；

任意两个所述第四与门的第二输入端，连接的所述D触发器不同；

所述修调及测试电路的第二输出端，包括各所述熔丝的第一端。

根据本发明提供的一种修调及测试电路，所述第二输出单元，包括至少一个第三非门；所述修调及测试电路的第二输出端，包括各所述第三非门的输出端；

所述第三非门的输入端，与一个所述D触发器的Q端连接；任意两个所述第三与门的输入端，连接的所述D触发器不同；任一所述第三与门的输入端与任一四与门的第二输入端，连接的所述D触发器不同。

本发明还提供一种集成电路，包括如上述任一种所述的修调及测试电路。

本发明还提供一种芯片，包括如上述任一种所述的集成电路。

本发明提供的修调及测试电路、集成电路及芯片，通过将用于修调的电路和用于测试的电路结合，修调功能和测试功能由同一个模块承担，修调和测试模块既用于实现修调功能，又用于实现测试功能，能减少用于修调的电路和用于测试的电路对芯片的面积的占用，节约电路的面积，从而能减少芯片的面积，能节约电路成本，能提高芯片的良品率。

附图说明

为了更清楚地说明本发明或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明提供的修调及测试电路的结构示意图；

图2是本发明提供的修调及测试电路中使能模块的电路原理图；

图3是本发明提供的修调及测试电路中测试和修调模块和敏感放大器模块的电路原理图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明实施例的描述中，需要说明的是，术语“中心”、 “长”、“宽”、“高”、“上”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明实施例的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性，且不涉及顺序。

在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明实施例中的具体含义。

下面结合图1至图3描述本发明提供的修调及测试电路、集成电路及芯片。

图1是本发明提供的修调及测试电路的结构示意图。如图1所示，该修调及测试电路100包括：使能模块101、修调和测试模块102、敏感放大器模块103和译码器模块104。

具体地，该修调及测试电路100可以主要包括使能模块101、修调和测试模块102、敏感放大器模块103和译码器模块104。其中，修调和测试模块102是主要用于实现该修调及测试电路的功能的核心模块。

使能模块101与修调和测试模块102连接。修调和测试模块102与敏感放大器模块103连接。修调和测试模块102还与译码器模块104连接。

本发明实施例中，修调功能和测试功能由同一个模块承担，即修调和测试模块102既用于实现修调功能，又用于实现测试功能。使能模块101，用于使修调和测试模块102进入修调状态或者测试状态。

使能模块101的第一输出端，用于向修调和测试模块102的第一输入端输入第一使能信号；第一使能信号，用于使修调和测试模块102进入修调状态。

具体地，使能模块101可以包括两个输出端：第一输出端和第二输出端。修调和测试模块102可以包括四个输入端：第一输入端、第二输入端、第三输入端和第四输入端。

使能模块101的第一输出端与修调和测试模块102的第一输入端连接。

可选地，使能模块101的第一输出端可以输出二进制的数字信号。

使能模块101的第一输出端可以输出特定的信号，该信号为第一使能信号。示例性地，在使能模块101的第一输出端输出的数字信号为1的情况下，该数字信号为第一使能信号；或者，在使能模块101的第一输出端输出高电平信号的情况下，该高电平信号为第一使能信号。

在第一使能信号的使能作用下，修调和测试模块102可以进入修调状态，以对需要进行修调的电路进行修调。

使能模块101的第二输出端，用于向修调和测试模块102的第二输入端输入第二使能信号；第二使能信号，用于使修调和测试模块102进入测试状态。

具体地，使能模块101的第二输出端与修调和测试模块102的第二输入端连接。

可选地，使能模块101的第二输出端可以输出二进制的数字信号。

使能模块101的第二输出端可以输出特定的信号，该信号为第二使能信号。示例性地，在使能模块101的第二输出端输出的数字信号为1的情况下，该数字信号为第二使能信号；或者，在使能模块101的第二输出端输出高电平信号的情况下，该高电平信号为第二使能信号。

在第二使能信号的使能作用下，修调和测试模块102可以进入测试状态，以对需要进行测试的电路进行测试。

修调和测试模块102的第三输入端，用于在使能模块101的第二输出端输出第二使能信号的情况下，接收时钟信号。

具体地，第二使能信号，还可以用于使时钟信号（CLK信号），通过修调和测试模块102的第三输入端，输入修调和测试模块102。

可选地，第一开关K1可以连接修调和测试模块102的第三输入端和时钟信号的输出端。时钟信号的输出端，用于输出时钟信号。第二使能信号可以触发第一开关K1闭合，从而时钟信号可以输入修调和测试模块102的第三输入端。

修调和测试模块102的第四输入端，用于在使能模块101的第二输出端输出第二使能信号的情况下，接收数字码。

具体地，数字码，用于指示需要测试的电路。数字码的位数，可以大于或等于以2为底的、需要测试的电路的数量的对数。

第二使能信号，还可以用于使数字码，通过修调和测试模块102的第四输入端，输入修调和测试模块102。

可选地，第二开关K2可以连接修调和测试模块102的第四输入端和数字码的输出端。数字码的输出端，用于输出数字码。第二使能信号可以触发第二开关K2闭合，从而数字码可以输入修调和测试模块102的第四输入端。

在第二使能信号的使能作用下，修调和测试模块102可以进入测试状态，基于时钟信号和数字码，对需要进行测试的电路进行测试。

修调和测试模块102的第一输出端，与敏感放大器模块103的输入端连接；敏感放大器模块103的输出端，用于连接待修调的第一电路。

具体地，修调和测试模块102的第一输出端，用于输出修调信号。修调信号，可以用于对待修调的第一电路进行修调。

修调和测试模块102的第一输出端输出的修调信号，可以经敏感放大器模块103放大后，输入待修调的第一电路，以对第一电路进行修调。

修调和测试模块102的第二输出端，与译码器模块104连接；译码器模块104，用于根据数字码，将测试管脚与待测试的第二电路导通。

具体地，修调和测试模块102的第一输出端，用于输出数字码。

修调和测试模块102的第二输出端输出的数字码，可以经译码器模块104译码后，输入待测试的第二电路，以对该第二电路进行测试。

可以理解的是，待测试的电路的数量可以为多个。数字码可以指示具体对上述多个待测试的电路中的哪一个电路进行测试，数字码指示的那个电路为第二电路。

可选地，译码器模块104可以采用任一种常见的译码器，能正常实现将数字码转换成对应的输出信号输出的功能即可。

可选地，译码器模块104可以根据数字码的指示，将测试管脚与第二电路导通。

可选地，第三开关K3可以用于连接与测试管脚与每一待测试的电路。第三开关K3可以为单刀多掷开关或其他具有选择功能的开关。译码器模块104可以根据数字码的指示，通过控制第三开关K3，将测试管脚与第二电路导通。

可选地，测试管脚可以为PGOOD管脚等。

本发明实施例通过将用于修调的电路和用于测试的电路结合，修调功能和测试功能由同一个模块承担，修调和测试模块既用于实现修调功能，又用于实现测试功能，能减少用于修调的电路和用于测试的电路对芯片的面积的占用，节约电路的面积，从而能减少芯片的面积，能节约电路成本，能提高芯片的良品率。

图2是本发明提供的修调及测试电路中使能模块的电路原理图。基于上述任一实施例的内容，如图2所示，使能模块101，包括：两个相同的信号产生单元201、第一与门X1和第一或门X2。

具体地，使能模块101可以包括两个完全相同的电路、第一与门X1和第一或门X2。上述两个完全相同的电路为两个信号产生单元201。信号产生单元201，用于产生信号。

两个信号产生单元201的第一输出端均与第一与门X1的输入端连接；第一与门X1的输出端，与使能模块101的第一输出端连接。

具体地，第一与门X1的两个输入端，分别连接两个信号产生单元201的第一输出端。可选地，在两个信号产生单元201的第一输出端输出的信号均为1或均为高电平的情况下，第一与门X1的输出端通过使能模块101的第一输出端，输出第一使能信号。

两个信号产生单元201的第一输出端均与第一或门X2的输入端连接；第一或门X2的输出端，与使能模块101的第二输出端连接。

具体地，第一或门X2的两个输入端，也分别连接两个信号产生单元201的第一输出端。可选地，在两个信号产生单元201的第一输出端输出的信号中的至少一个信号为1或高电平的情况下，第一或门X2的输出端通过使能模块101的第一输出端，输出第二使能信号。

可以理解的是，两个信号产生单元201相同，但上述两个信号产生单元201的输入可以不同，因而两个信号产生单元201的第一输出端输出的信号可以不同。

在两个信号产生单元201的输入相同的情况下，两个信号产生单元201的第一输出端输出的信号相同；在两个信号产生单元201的输入不同的情况下，两个信号产生单元201的第一输出端输出的信号可以不同。

本发明实施例通过两个完全相同的电路为两个信号产生单元，在不同的输入的情况下，分别产生第一使能信号和第二使能信号，将用于修调的电路和用于测试的电路结合，能减少用于修调的电路和用于测试的电路对芯片的面积的占用，节约电路的面积，从而能减少芯片的面积，能节约电路成本，能提高芯片的良品率。

基于上述任一实施例的内容，如图2所示，信号产生单元201，包括：电流源子单元和信号产生子单元。

具体地，信号产生单元201可以包括两个部分：电流源子单元和信号产生子单元。

电流源子单元的输出端与信号产生子单元的电流输入端连接；电流源子单元，用于向信号产生子单元提供电流。

具体地，电流源子单元用于产生电流。电流源子单元产生的电流，可以通过信号产生子单元的电流输入端，输入信号产生子单元。

信号产生子单元，用于在输入的电压和电流的驱动下，产生输出信号。

具体地，信号产生子单元可以基于输入的电压和由电流源子单元输入的电流，产生输出信号。

本发明实施例通过电流源子单元驱动信号产生子单元产生输出信号，电路结构更简单，能减少芯片的面积，能节约电路成本，能提高芯片的良品率。

基于上述任一实施例的内容，如图2所示，电流源子单元，包括：第一电阻R1、第一NMOS管N1、第二NMOS管N2和第一PMOS管P1。

具体地，第一电阻R1、第一NMOS管N1、第二NMOS管N2和第一PMOS管P1可以组成一个自偏置电流源，为信号产生子单元提供电流。

第一电阻R1的第一端及第一PMOS管P1的源极，与电源端Vdd连接；第一电阻R1的第二端、第一NMOS管N1的漏极和栅极、以及第二NMOS管N2的栅极，与电流源子单元的输出端连接；第一PMOS管P1的漏极与第二NMOS管N2的漏极连接；第一NMOS管N1的源极和第二NMOS管N2的源极接地。

具体地，第一电阻R1的第一端可以与电源端Vdd连接；第一电阻R1的第二端可以与电流源子单元的输出端连接，即与信号产生子单元的电流输入端连接。

第一NMOS管N1的漏极和栅极可以均与电流源子单元的输出端连接，即与信号产生子单元的电流输入端连接；第一NMOS管N1的源极可以与地线（GND）相连接，即接地。图2中地线以三角形表示。

第二NMOS管N2的栅极可以与电流源子单元的输出端连接，即与信号产生子单元的电流输入端连接；第二NMOS管N2的漏极可以与第一PMOS管P1的漏极连接；第二NMOS管N2的源极可以与地线（GND）相连接，即接地。

第一PMOS管P1的源极可以与电源端Vdd连接；第一PMOS管P1的漏极可以与第二NMOS管N2的漏极连接；第一PMOS管P1的栅极可以与信号产生子单元连接。

所有NMOS管的衬底与地线（GND）相连接，即接地；所有PMOS管的衬底与电源端Vdd相连接。

电流源子单元输出的电流的大小可以通过如下公式计算：

其中，

表示电流源子单元输出的电流的值；/>

表示电源端的电压的值；

表示第一电阻的电阻值；/>

表示第一NMOS管的栅-源电压的值。

本发明实施例通过第一电阻、第一NMOS管、第二NMOS管和第一PMOS管组成自偏置电流源，电路结构更简单，能减少芯片的面积，能节约电路成本，能提高芯片的良品率。

基于上述任一实施例的内容，如图2所示，信号产生子单元，包括：第二电阻R2、第三电阻R3、第二PMOS管P2、第三PMOS管P3和第三NMOS管N3。

具体地，信号产生子单元可以包括两个电阻（第二电阻R2和第三电阻R3）、两个PMOS管（第二PMOS管P2和第三PMOS管P3）和一个NMOS管（第三NMOS管N3）。

可以理解的是，信号产生子单元还可以包括其他元件。

第二电阻R2的第一端与信号产生子单元的输入端连接；第二电阻R2的第二端与第三电阻R3的第一端连接；第三电阻R3的第二端与第二PMOS管P2的源极连接；第二PMOS管P2的栅极与电源端Vdd连接；第二PMOS管P2的漏极、第三NMOS管N3的漏极以及第三PMOS管P3的源极，与信号产生单元201的第一输出端连接；第三PMOS管P3的漏极和第三NMOS管N3的源极接地。

具体地，第二电阻R2的第一端可以与信号产生子单元的输入端连接；第二电阻R2的第二端可以与第三电阻R3的第一端连接。

可以通过信号产生子单元的电压输入端，向信号产生子单元输入电压。由于两个信号产生子单元的输入可以不同，为了区分两个信号产生子单元的输入端，可以将两个信号产生子单元的输入端分别记为EN1和EN2。

第三电阻R3的第一端可以与第二电阻R2的第二端连接；第三电阻R3的第二端可以与第二PMOS管P2的源极连接。

第二PMOS管P2的栅极可以与电源端Vdd连接；第二PMOS管P2的可以源极与第三电阻R3的第二端连接；第二PMOS管P2的漏极可以与信号产生单元201的第一输出端连接。

第三NMOS管N3的栅极可以与信号产生子单元的电流输入端连接，即可以与电流源子单元中的第一电阻R1的第二端、第一NMOS管N1的漏极和栅极、以及第二NMOS管N2的栅极连接；第三NMOS管N3的源极可以与地线（GND）相连接，即接地；第三NMOS管N3的漏极可以与信号产生单元201的第一输出端连接，即可以与第二PMOS管P2的漏极连接。

第三PMOS管P3的栅极可以与电流源子单元中的第一PMOS管P1的栅极连接；第三PMOS管P3的源极可以与信号产生单元201的第一输出端连接，即可以与第二PMOS管P2的漏极和第二PMOS管P2的漏极连接；第三PMOS管P3的漏极可以与地线（GND）相连接，即接地。

本发明实施例通过第二电阻、第三电阻、第二PMOS管、第三PMOS管和第三NMOS管生成信号，该信号用于生成第一使能信号和第二使能信号，电路结构更简单，能减少芯片的面积，能节约电路成本，能提高芯片的良品率。

基于上述任一实施例的内容，修调和测试模块102，包括：触发单元、至少一个第一输出单元和一个第二输出单元。

具体地，修调和测试模块102可以包括触发单元、第一输出单元和第二输出单元。

第一输出单元的数量可以为一个或多个。触发单元与每一第一输出单元连接。触发单元还与第二输出单元连接。

图3是本发明提供的修调及测试电路中测试和修调模块和敏感放大器模块的电路原理图。如图3所示，触发单元包括第二与门X3、第三与门X4、第一非门X5、第二非门X6、第一或非门X7和级联的至少3个D触发器；至少3个D触发器中的上一级D触发器的Q端与本级D触发器的D端连接；每一D触发器的触发端，均与第三与门X4的输出端连接；至少3个D触发器中的第一级D触发器的D端与第二与门X3的输出端连接；第二与门X3的第一输入端与修调和测试模块102的第四输入端连接；第二与门X3的第二输入端与修调和测试模块102的第二输入端连接；第三与门X4的第一输入端与修调和测试模块102的第二输入端连接；第三与门X4的第二输入端与修调和测试模块102的第三输入端连接；每一D触发器的置零端和第一或非门X7的第一输入端，与第一非门X5的输出端连接；第一非门X5的输入端与使能模块101的第二输出端连接；至少3个D触发器中的最后一级D触发器的QN端，与第二非门X6的输入端连接；第二非门X6的输出端与第一或非门X7的第二输入端连接；第一或非门X7的输出端与敏感放大器模块103连接。

具体地，第二与门X3的第一输入端输入第二使能信号数字码，第二与门X3的第二输入端输入。

第三与门X4的第一输入端输入数字码，第三与门X4的第二输入端输入时钟信号。

触发单元包括级联的至少3个D触发器。至少3个D触发器中的上一级D触发器的Q端与本级D触发器的D端连接，从而形成级联的机构。第一D触发器的D端与第二与门X3的输出端连接。最后一级D触发器的Q端悬空。

每一D触发器的置零端与第一非门X5的输出端连接。每一D触发器的触发端，与第三与门X4的输出端连接。

最后一级D触发器的QN端与第二非门X6的输入端连接。其他D触发器的QN端悬空。第二非门X6的输出端与第一或非门X7的第二输入端连接。

第一或非门X7的第一输入端与第一非门X5的输出端连接。第一非门X5的输入端与修调和测试模块102的第二输入端连接。

触发单元，用于使第一输出单元在第一使能信号的触发下，输出修调信号；以及使第二输出单元在第二使能信号、时钟信号和数字码的触发下，输出数字码；修调信号，用于对第一电路进行修调。

具体地，在第一使能信号的触发下，触发单元可以使第一输出单元输出修调信号，对第一电路进行修调。

在第二使能信号的触发下，触发单元可以使第二输出单元输出数字码，以使得译码器模块104根据数字码的指示，将测试管脚与第二电路导通。

本发明实施例通过触发单元使第一输出单元在第一使能信号的触发下，输出修调信号，并且使第二输出单元在第二使能信号、时钟信号和数字码的触发下，输出数字码，将用于修调的电路和用于测试的电路结合，修调功能和测试功能由同一个模块承担，修调和测试模块既用于实现修调功能，又用于实现测试功能，能减少用于修调的电路和用于测试的电路对芯片的面积的占用，节约电路的面积，从而能减少芯片的面积，能节约电路成本，能提高芯片的良品率。

基于上述任一实施例的内容，第一输出单元，包括第四与门、第四NMOS管和熔丝。

具体地，每一第一输出单元可以包括第四与门、第四NMOS管和熔丝。

第四与门的第一输入端，与修调和测试模块102的第一输入端连接；第四与门的第二输入端，与一个D触发器的Q端连接；第四与门的输出端，与第四NMOS管的栅极连接；第四NMOS管的漏极与熔丝的第一端连接；熔丝的第二端与电源端Vdd连接；第四NMOS管的源极接地；任意两个第四与门的第二输入端，连接的D触发器不同；修调及测试电路的第二输出端，包括各熔丝的第一端。

具体地，第四与门的两个输入端，可以分别连接修调和测试模块102的第一输入端、一个D触发器的Q端；第四与门的输出端可以与第四NMOS管的栅极连接。不同第四与门的第二输入端连接的D触发器不同。

第四NMOS管的栅极可以与第四与门的输出端连接；第四NMOS管的源极接地；第四NMOS管的漏极可以与熔丝的第一端连接。

熔丝的第一端可以与第四NMOS管的漏极连接；熔丝的第二端可以与电源端Vdd连接。熔丝在烧断和未烧断的情况下是相差很大的两个电阻。

在第一使能信号的触发下，第四与门可以将与该第四与门连接的D触发器的结果输出至第四NMOS管的栅极，控制熔丝的电流大小来烧断熔丝。熔丝是否烧断可以通过敏感放大器模块103来读出，传给需要修调的电路。

敏感放大器模块103可以用于读出熔丝的状态，通过敏感放大器模块103的输出的高低电平来识别熔丝的不同状态和不同电阻。

本发明实施例通过第四与门、第四NMOS管和熔丝组成第一输出单元，第一输出单元在第一使能信号的触发下，输出修调信号，电路结构更简单，能减少芯片的面积，能节约电路成本，能提高芯片的良品率。

基于上述任一实施例的内容，第二输出单元，包括至少一个第三非门；修调和测试模块102的第二输出端，包括各第三非门的输出端。

具体地，第二输出单元可以包括至少一个第三非门。第二输出单元包括的第三非门数量，可以等于数字码的位数。

第三非门的输入端，与一个D触发器的Q端连接；任意两个第三与门的输入端，连接的D触发器不同；任一第三与门的输入端与任一四与门的第二输入端，连接的D触发器不同。

具体地，对于每一第三非门，该第三非门的输入端与一个D触发器的Q端连接。不同的第三非门与不同的D触发器连接，并且第三非门与第四与门，连接不同的D触发器。

本发明实施例通过至少一个第三非门组成第二输出单元，第二输出单元在第二使能信号的触发下，输出数字码，电路结构更简单，能减少芯片的面积，能节约电路成本，能提高芯片的良品率。

为了便于对本发明上述各实施例的理解，下面结合图2和图3，通过一个实例对修调及测试电路进行描述。

示例性地，如图2和图3所示，触发单元可以包括第二与门X3、第三与门X4、第一非门X5、第二非门X6、第一或非门X7和级联的5个D触发器。按照级联关系，5个D触发器分别为X10、X11、X12、X13、X14，X10为第一级D触发器，X14为最后一级D触发器。第一输出单元的数量为两个。其中一个第一输出单元包括的第四与门、第四NMOS管和熔丝分别记为X8、N4和FUSE1，另一个第一输出单元包括的第四与门、第四NMOS管和熔丝分别记为X9、N5和FUSE2。第二输出单元包括两个第三非门，分别记为X15和X16。

X10、X11、X12、X13、X14的置零端和第一或非门X7的第一输入端，均与第一非门X5的输出端连接。第一非门X5的输入端与第一或门X2的输出端连接。

5个D触发器中的上一级D触发器的Q端与本级D触发器的D端连接。例如，X11的Q端与X12的D端连接，X13的Q端与X14的D端连接。X14的Q端悬空。5个D触发器的触发端，均与第三与门X4的输出端连接。X10的D端与X8的第二输入端连接。X11的D端与X9的第二输入端连接。X12的D端与X15的输入端连接。X13的D端与X16的输入端连接。X14的QN端和第二非门X6的输入端连接。第二非门X6的输出端的输出端与第一或非门X7的第二输入端连接。

第二与门X3的第一输入端与修调和测试模块102的第四输入端连接；第二与门X3的第一或门X2的输出端连接；第三与门X4的第一输入端与第一或门X2的输出端连接；第三与门X4的第二输入端与修调和测试模块102的第三输入端连接。

X8的第一输入端与第一与门X1的输出端连接。X9的第一输入端与第一与门X1的输出端连接。X8的输出端与N4的栅极连接；N4的漏极与FUSE1的一端连接，FUSE1的另一端与电源端Vdd连接；N4的源极接地。X9的输出端与N5的栅极连接；N5的漏极与FUSE2的一端连接，FUSE2的另一端与电源端Vdd连接；N5的源极接地。

修调及测试模孔102中所有NMOS管的衬底与地线相连接。

第二使能信号为1，五个D触发器不再置零。此时，X3和X4的输入端的使能信号为1，使CLK信号和数字码可以成功输入。CLK信号和数字码相互配合，使X12、X13输出需要的电平，通过X15和X16输出译码器模块104，从而得到需要测试的电路参数。X15输出的TRIM1和X16输出的TRIM2结合组成的两位数的数字码，可以对应四个不同的需要测试的电路。根据不同的数字码，把相应需要测试的第二电路与PGOOD管脚连接，即可进行测试。

第一使能信号为1，使X8和X9可以将X10和X11的结果输给N4和N5的栅极，来控制通过两个熔丝的电流的大小来烧断熔丝.熔丝是否烧断可以通过敏感放大器模块103来读出，传给需要修调的第一电路。

敏感放大器模块103可以包括三个非门X17、X18和X19、两个电阻R5和R6、一个电容C1、六个PMOS管P6、P7、P8、P9、P10和P11、八个NMOS管N7、N8、N9、N10、N11、N12、N13和N14。

其中，P6的源极和N4的漏极连接；P6的漏极和P7的源极连接；P7的漏极、N7的漏极与X18的输入端连接；P7的栅极和X10的Q端连接；P8的源极和N5的漏极连接；P8的漏极和P9的源极连接；P9的漏极、N8的漏极和X19的输入端连接；P9的栅极和X11的Q端连接；P6的栅极、P8的栅极、C1的阴极、P10的栅极、P11的漏极和N14的漏极连接；N7的栅极、N8的栅极、R5的一端、N9的漏极、N11的栅极、N12的漏极和栅极和N13的栅极连接；X17的输入端、X7的输出端、N9的栅极、P11的栅极和N14的栅极连接；X17的输出端和N10的栅极连接；N10的漏极、N11的漏极和N9的源极连接；N13的漏极、P11的源极和P10的漏极连接；R6的一端和P19 的源极连接；R5的另一端、R6的另一端、C1的阳极和电源端Vdd连接；N7、N8、N10、N11、N12、N13、N14的源极和地线连接；所有NMOS管的衬底与地线连接；所有PMOS管的衬底与电源端Vdd连接。

在修调状态下，如果X14的输出为1，X7的输出为1，此时，N14完全导通，A4处为0，P6和P8完全导通。D触发器都置零，P7和P9完全导通。此时，FUSE1、P6、P7和N7组成了一个带负载电阻的共源极放大器，其N7的漏极的输出决定了其通过非门之后的电平的高低，其输出为：

其中，V_in为A3处的电压，R_FUSE为熔丝的电阻值；

表示N7漏极的电压；VDD表示电源端Vdd的电压；/>

表示NMOS管的电子迁移率；/>

表示NMOS管的单位面积栅氧化层电容；/>

表示 N7的导电沟道的宽度；/>

表示 N7的导电沟道的长度；/>

表示A3处的电压；/>

表示N7的阈值电压。

X7输出为1，N9完全导通、N10断开，相当于N11和N12是两个栅漏短接的NMOS管，此时，A3处的电压（Vin）为：

；

其中，

即/>

，表示A3处的电压；/>

表示电源端Vdd的电压；/>

表示电阻R5的电阻值；/>

表示NMOS管的电子迁移率；/>

表示NMOS管的单位面积栅氧化层电容；/>

表示 N11的导电沟道的宽度；/>

表示 N11的导电沟道的长度；/>

表示 N11的栅源电压；/>

表示 N11的阈值电压；/>

表示 N12的导电沟道的宽度；/>

表示 N12的导电沟道的长度；/>

表示 N12的栅源电压；/>

表示 N12的阈值电压。

根据以上两个公式可以得到输入X8和X9的电压值，从而得到FUSE1和FUSE2，识别出熔丝的状态。

在芯片正常工作的状态时，X7的输出为0，此时，N9断开，根据前述计算A3处的电压的公式可得A3出的电压增大，即Vin增大。N14断开，A4处的电压增大，可得P6和P8的阻抗变大，相当于R_FUSE变大。代入

的计算公式，此时V_O如果还要保持原值，需要R_FUSE变小。因此，此时敏感放大器模块103识别的熔丝阻值的临界值变小。

所以在芯片正常工作时和修调状态时，敏感放大器模块103识别熔丝的临界阻值有两种，使修调电路更方便。

可选地，除了信号产生单元201的第一输出端之外，信号产生单元201还可以包括其他输出端。由于两个信号产生单元201的第一输出端的输出可以不同，可以将两个信号产生单元201的第一输出端分别记为A1和A2。

可选地，将两个信号产生单元201的第二输出端分别记为B1和B2。两个信号产生单元201的第二输出端的输出，可以用于实现其他的功能。对于两个信号产生单元201的第二输出端的输出实现其他的功能，本发明实施例不进行具体限定。

信号产生子单元还可以包括第四电阻R4、第四PMOS管P4、第五PMOS管P5和NMOS管N6。

第二电阻R2的第二端还与第四电阻R4的第一端连接。

第四电阻R4的第二端与第四PMOS管P4的源极连接；第四PMOS管P4的栅极与电源端连接；第四PMOS管P4的漏极、NMOS管N6的漏极以及第五PMOS管P5的源极，与信号产生单元201的第一输出端连接；第五PMOS管P5的漏极和NMOS管N6的源极接地。第五PMOS管P5的栅极可以与电流源子单元中的第一PMOS管P1的栅极连接。NMOS管N6的栅极可以与信号产生子单元的电流输入端连接，即可以与电流源子单元中的第一电阻R1的第二端、第一NMOS管N1的漏极和栅极、以及第二NMOS管N2的栅极连接。

可以通过电流镜复制到信号产生子单元，因此流过R3和R4的电流大小相等。由于R3和R4的电阻大小不同，因此P2和P4源极的电压不同，在P2和P4栅极都接相同电压的情况下，P2和P4的开启情况不同。因为R4的电阻比R3大，导致P2源极的电压大于P4源极的电压，因此，在相同的栅极电压下，P2比P4比较容易导通。

两个信号产生子单元中P2的漏极分别连接到了X1和X2的两个输入端，X1输出第一使能信号，X2输出第二使能信号。P2和P4的栅极都是连接的电源端Vdd，在芯片正常工作时EN管脚的输入电压是始终小于Vdd的，所以P2比P4始终处于关断状态，导致使能信号始终为0，芯片处于正常工作状态。当芯片需要修调时，只需把电源端Vdd接到一个比较小的电压，就可以使P2比P4导通，此时输出的使能信号变为1，即可使电路进入修调状态或者测试状态。其中，管脚EN1和EN2可以输入不同的电压。当两个信号产生子单元的PMOS管只有一边导通时，X2输出的测试使能为1，X1输出的修调使能为0，此时电路进入测试状态。当得到测试结果时，可以改变EN管脚输入的电压值的大小，使两个电路的PMOS管都导通，使X1的输出信号为1，电路进入修调状态。R3和R4不同的电阻大小使P2比P4不同时开通。或门X20的一个输入端与一个信号产生子单元中P4的漏极、N6的漏极、P5的源极连接，另一个输入端与另一个信号产生子单元中P4的漏极、N6的漏极、P5的源极连接。因此，X2和X20的输出信号不完全相同，可以满足在测试时测量一些不同参数的需求。

基于上述任一实施例的内容，一种集成电路，包括如前述任一实施例的修调及测试电路。

具体地，该集成电路可以包括如前述任一实施例的修调及测试电路，以对该集成电路进行测试和修调。进行测试的过程，以及进行修调的过程，可以参见前述任一修调及测试电路的实施例，此处不再赘述。

基于上述任一实施例的内容，一种芯片，包括如前述任一实施例的集成电路。

具体地，该芯片可以包括如前述任一实施例的集成电路，以通过该集成电路包括的修调及测试电路对该集成电路进行测试和修调。进行测试的过程，以及进行修调的过程，可以参见前述任一修调及测试电路的实施例，此处不再赘述。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims

1.一种修调及测试电路，其特征在于，包括：使能模块、修调和测试模块、敏感放大器模块和译码器模块；

所述修调和测试模块的第二输出端，与译码器模块连接；

所述译码器模块，用于根据所述数字码，将测试管脚与待测试的第二电路导通；

所述修调和测试模块，包括：触发单元、至少一个第一输出单元和一个第二输出单元；

所述至少3个D触发器中的上一级D触发器的Q端与本级D触发器的D端连接；每一所述D触发器的触发端，均与所述第三与门的输出端连接；所述至少3个D触发器中的第一级D触发器的D端与所述第二与门的输出端连接；所述第二与门的第一输入端与所述修调和测试模块的第四输入端连接；所述第二与门的第二输入端与所述修调和测试模块的第二输入端连接；所述第三与门的第一输入端与所述修调和测试模块的第二输入端连接；所述第三与门的第二输入端与所述修调和测试模块的第三输入端连接；

2.根据权利要求1所述的修调及测试电路，其特征在于，所述使能模块，包括：两个相同的信号产生单元、第一与门和第一或门；

3.根据权利要求2所述的修调及测试电路，其特征在于，所述信号产生单元，包括：电流源子单元和信号产生子单元；

4.根据权利要求3所述的修调及测试电路，其特征在于，所述电流源子单元，包括：第一电阻、第一NMOS管、第二NMOS管和第一PMOS管；

5.根据权利要求3所述的修调及测试电路，其特征在于，所述信号产生子单元，包括：第二电阻、第三电阻、第二PMOS管、第三PMOS管和第三NMOS管；

6.根据权利要求1所述的修调及测试电路，其特征在于，所述第一输出单元，包括第四与门、第四NMOS管和熔丝；

所述第四与门的第一输入端，与所述修调和测试模块的第一输入端连接；所述第四与门的第二输入端，与一个所述D触发器的Q端连接；所述第四与门的输出端，与所述第四NMOS管的栅极连接；所述第四NMOS管的漏极与所述熔丝的第一端连接；所述熔丝的第二端与电源端连接；所述第四NMOS管的源极接地；

7.根据权利要求6所述的修调及测试电路，其特征在于，所述第二输出单元，包括至少一个第三非门；所述修调和测试模块的第二输出端，包括各所述第三非门的输出端；

8.一种集成电路，其特征在于，包括如权利要求1至7任一项所述的修调及测试电路。

9.一种芯片，其特征在于，包括如权利要求8所述的集成电路。