CN115863055A - 层叠陶瓷电容器 - Google Patents
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- 239000003985 ceramic capacitor Substances 0.000 title claims abstract description 70
- 239000000919 ceramic Substances 0.000 claims abstract description 44
- 238000003475 lamination Methods 0.000 claims abstract description 27
- 229910052791 calcium Inorganic materials 0.000 claims abstract description 7
- 229910052719 titanium Inorganic materials 0.000 claims abstract description 6
- 239000011159 matrix material Substances 0.000 claims 1
- 238000010030 laminating Methods 0.000 abstract description 7
- 230000010485 coping Effects 0.000 abstract description 3
- 238000007747 plating Methods 0.000 description 11
- 239000000758 substrate Substances 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 239000011575 calcium Substances 0.000 description 7
- 229910010293 ceramic material Inorganic materials 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- 239000010408 film Substances 0.000 description 4
- 238000010304 firing Methods 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- DJOYTAUERRJRAT-UHFFFAOYSA-N 2-(n-methyl-4-nitroanilino)acetonitrile Chemical compound N#CCN(C)C1=CC=C([N+]([O-])=O)C=C1 DJOYTAUERRJRAT-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000000654 additive Substances 0.000 description 2
- 229910001252 Pd alloy Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000010953 base metal Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052761 rare earth metal Inorganic materials 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 229910052727 yttrium Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/005—Electrodes
- H01G4/012—Form of non-self-supporting electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
- H01G4/1236—Ceramic dielectrics characterised by the ceramic dielectric material based on zirconium oxides or zirconates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/224—Housing; Encapsulation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
- H01G4/2325—Terminals electrically connecting two or more layers of a stacked or rolled capacitor characterised by the material of the terminals
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
- H01G4/1218—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates
- H01G4/1227—Ceramic dielectrics characterised by the ceramic dielectric material based on titanium oxides or titanates based on alkaline earth titanates
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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Abstract
本发明提供一种即使在高频区域中也可抑制ESL变高从而能够应对高频化的层叠陶瓷电容器，具备：层叠体(11)，包含在层叠方向(T)上层叠的多个介电陶瓷层(15)，并且具有在层叠方向(T)上相对的第1主面(12a)以及第2主面(12b)、在宽度方向(W)上相对的第1侧面(13a)以及第2侧面(13b)、和在长度方向(L)上相对的第1端面(14a)以及第2端面(14b)；以及一对外部电极(20)，介电陶瓷层包含Ca、Zr、Ti中的至少任一者，一对外部电极包含配置在第1侧面的第1外部电极(20a)和配置在第2侧面的第2外部电极(20b)，长度方向具有比层叠方向以及宽度方向长的尺寸。
Description
技术领域
本发明涉及层叠陶瓷电容器。
背景技术
以往，已知有如下的层叠陶瓷电容器(例如，专利文献1等)，即，具备以CaZrO3(锆酸钙)为主成分的介电陶瓷层和包含Cu等贱金属的内部电极。
在先技术文献
专利文献
专利文献1：日本特开2019-153778号公报
近年来，伴随着信号的传输速度上升，对于安装于交流电路的层叠陶瓷电容器，也一直在要求应对例如几百MHz～几GHz程度的高频。然而，在以往的层叠陶瓷电容器中，有如下特性，即，若进行高频区域中的信号传输，则ESL(等效串联电感)变高。
发明内容
发明要解决的问题
因此，本发明的目的在于，提供一种即使在高频区域中也可抑制ESL变高从而能够应对高频化的层叠陶瓷电容器。
用于解决问题的技术方案
本发明涉及的层叠陶瓷电容器具备：大致长方体形状的层叠体，包含在层叠方向T上层叠的多个介电陶瓷层，并且具有在所述层叠方向T上相对的作为一对主面的第1主面以及第2主面、在与所述层叠方向T正交的宽度方向W上相对的作为一对侧面的第1侧面以及第2侧面、和在与所述层叠方向T以及所述宽度方向W正交的长度方向L上相对的作为一对端面的第1端面以及第2端面；以及一对外部电极，所述介电陶瓷层包含Ca、Zr、Ti中的至少任一者，所述一对外部电极包含配置在所述第1侧面的第1外部电极和配置在所述第2侧面的第2外部电极，所述长度方向L具有比所述层叠方向T以及所述宽度方向W长的尺寸。
发明效果
根据本发明，能够提供一种即使在高频区域中也可抑制ESL变高从而能够应对高频化的层叠陶瓷电容器。
附图说明
图1是第1实施方式涉及的层叠陶瓷电容器的外观立体图。
图2是沿着图1的II-II线的剖视(LT剖视)图。
图3是沿着图1的III-III线的剖视(WT剖视)图。
图4是沿着图2的IV-IV线的剖视(LW剖视)图。
图5是示出将第1实施方式的层叠陶瓷电容器安装于基板的构造的一个例子的局部剖视图。
图6是第2实施方式涉及的层叠陶瓷电容器的WT剖视图。
图7是第3实施方式涉及的层叠陶瓷电容器的WT剖视图。
图8是第4实施方式涉及的层叠陶瓷电容器的WT剖视图。
附图标记说明
10：层叠陶瓷电容器；
11：层叠体；
12：一对主面；
12a：第1主面；
12b：第2主面；
13：侧面；
13a：第1侧面；
13b：第2侧面；
14：端面；
14a：第1端面；
14b：第2端面；
15：介电陶瓷层；
16：内部电极层；
16a：第1内部电极层；
16b：第2内部电极层；
16c：第3内部电极层；
16F1：第1内部电极层组；
16F2：第2内部电极层组；
17a：第1棱线部；
17b：第2棱线部；
17c：第3棱线部；
20：外部电极；
20a：第1外部电极；
20b：第2外部电极；
L：长度方向；
W：宽度方向；
T：层叠方向。
具体实施方式
以下，参照附图对实施方式进行说明。
(第1实施方式)
图1是第1实施方式涉及的层叠陶瓷电容器10的概略立体图。图2是沿着图1所示的II-II线的剖视图。图3是沿着图1所示的III-III线的剖视图。图4是沿着图2所示的IV-IV线的剖视图。
如图1所示，第1实施方式的层叠陶瓷电容器10作为整体具有大致长方体形状。该层叠陶瓷电容器10具备层叠体11和一对外部电极20，层叠体11具有大致长方体形状。
在图1至图3中，箭头T示出了层叠陶瓷电容器10以及层叠体11的层叠方向。在图1、图2以及图4中，箭头L示出了层叠陶瓷电容器10以及层叠体11的与层叠方向T正交的长度方向。在图1、图3以及图4中，箭头W示出了层叠陶瓷电容器10以及层叠体11的与层叠方向T以及长度方向L正交的宽度方向。第1实施方式的层叠陶瓷电容器10的长度方向L最长，宽度方向W比层叠方向T长。
图2示出LT剖面，图3示出WT剖面，图4示出LW剖面。
层叠体11具有在层叠方向T上相对的作为一对主面12的第1主面12a以及第2主面12b、在与层叠方向T正交的宽度方向W上相对的作为一对侧面13的第1侧面13a以及第2侧面13b、和在与层叠方向T以及宽度方向W正交的长度方向L上相对的作为一对端面14的第1端面14a以及第2端面14b。
如图1以及图3所示，一对外部电极20相互分离地设置，使得覆盖层叠体11的宽度方向W上的两端部的外表面。一对外部电极20各自由导电膜形成。一对外部电极20包含配置在第1侧面13a的第1外部电极20a和配置在第2侧面13b的第2外部电极20b。
如图3以及图4所示，外部电极20包含覆盖侧面13的部分21、以及从覆盖侧面13的部分21绕到主面12以及端面14并覆盖这些主面12以及端面14的部分22。以下，有时将覆盖侧面13的部分21称为侧面被覆部21，将覆盖主面12以及端面14的部分22称为端面被覆部22。
第1外部电极20a以及第2外部电极20b各自由例如烧结金属层和镀敷层的层叠膜构成。烧结金属层例如通过烧附Cu、Ni、Ag、Pd、Ag-Pd合金、Au等的膏而形成。镀敷层例如包含Ni镀敷层和覆盖Ni镀敷层的Sn镀敷层。代替于此，镀敷层也可以是Cu镀敷层、Au镀敷层。此外，第1外部电极20a以及第2外部电极20b各自可以仅由镀敷层形成，进而，也可以利用导电性树脂膏。
如图2至图4所示，层叠体11具备在层叠方向T上层叠的多个介电陶瓷层15以及多个内部电极层16。
如图2以及图3所示，介电陶瓷层15具有多个第1介电陶瓷层15a、一对第2介电陶瓷层15b、以及一对第3介电陶瓷层15c，其中，多个第1介电陶瓷层15a夹在内部电极层16之间，一对第2介电陶瓷层15b配置在层叠方向T上的两端，且厚度比第1介电陶瓷层15a大，一对第3介电陶瓷层15c配置在长度方向L上的两端，且在长度方向L上夹着内部电极层16。在图2中，虚线G示出第3介电陶瓷层15c和第1介电陶瓷层15a或第2介电陶瓷层15b的假想的边界。
第1实施方式的介电陶瓷层15以包含Ca、Zr、Ti中的至少任一者的陶瓷材料为主成分。具体地，例如以包含Ca以及Zr的具有用通式ABO3表示的钙钛矿构造的陶瓷材料为主成分。作为这样的具有钙钛矿构造的陶瓷材料，例如，可列举CaZrO3(锆酸钙)、TiO2(氧化钛)，但是并不限定于这些。此外，作为形成介电陶瓷层15的陶瓷材料的主成分，也可以包含Ca、Zr、Ti的全部。此外，也可以使用在CaZrO3中用Ti置换了ZrO3或Zr的一部分的Ca(Zr0.9Ti0.1)O3等。
此外，作为形成介电陶瓷层15的陶瓷材料，也可以使用(Ca1-x-y，Srx，Bay)m(Zr1-z-α，Tiz，Hfα)O3(其中，x为0以上且1以下，y为0以上且0.4以下，m为1.0以上且1.1以下，z为0以上且0.2以下，以及α为0以上且0.3以下)等。
在形成介电陶瓷层15的陶瓷材料中，根据目的而添加添加物。作为这样的添加物，例如，可列举Mn、Mg、Dy、Cr、或V、Sm、Eu、Gd、Tb、Ho、Er、Tm、Yb、Y等稀土类元素的氧化物、或Co、Ni、Li、B、Na、K以及Si的氧化物、或玻璃等。
内部电极层16是含有Ni、Cu、Ag、Pd、Ag和Pd的合金、以及Au等金属的导电薄膜。为了使层叠陶瓷电容器10的频率特性良好，作为内部电极层16，优选使用Cu。内部电极层16也可以进一步包含与介电陶瓷层15包含的陶瓷相同组成系的电介质粒子。
如图2以及图3所示，第1实施方式的层叠体11具有在层叠方向T上等间隔地配置的3个内部电极层16。层叠体11具有层部11A和一对外层部11B，其中，在内层部11A中，3个内部电极层16分别隔着第1介电陶瓷层15a对置，一对外层部11B配设为在层叠方向T上夹着内层部11A。在内层部11A中，3个内部电极层16隔着第1介电陶瓷层15a交替地层叠。
如图3所示，3个内部电极层16包含一个第1内部电极层16a和两个第2内部电极层16b。一个第1内部电极层16a配置在层叠方向T上的中央部。第1内部电极层16a引出到层叠体11的侧面13中的第1侧面13a，并与第1外部电极20a电连接。两个第2内部电极层16b分别在层叠方向T上配置在第1内部电极层16a的两侧。各第2内部电极层16b引出到第2侧面13b，并与第2外部电极20b电连接。即，在内层部11A中，与第1外部电极20a连接的一个第1内部电极层16a和与第2外部电极20b连接的两个第2内部电极层16b隔着第1介电陶瓷层15a在层叠方向T上交替地层叠。由此，第1外部电极20a与第2外部电极20b之间成为将两个电容器要素并联地电连接的构造。
如图4所示，层叠体11在端面14与侧面13之间具有在层叠方向T(图4的纸面里外方向)上延伸的4个第1棱线部17a。如图3所示，层叠体11在主面12与侧面13之间具有在长度方向L(图3的纸面里外方向)上延伸的4个第2棱线部17b。如图2所示，层叠体11在主面12与端面14之间具有在宽度方向W(图2的纸面里外方向)上延伸的4个第3棱线部17c。
在第1实施方式的层叠陶瓷电容器10中，例如，将成为介电陶瓷层15的陶瓷生片等陶瓷材料以及成为内部电极层16的导电膏等导电材料层叠而形成层叠体11。然后，对层叠体11进行烧成，此后，通过烧附、镀敷等形成外部电极20，从而制造层叠陶瓷电容器10。另外，关于外部电极20的形成，除了镀敷以外，也可以对其一部分或全部与层叠体11的烧成同时进行烧附而形成。
如图2以及图3所示，内层部11A的两个介电陶瓷层15，即，在层叠方向T上被内部电极层16夹着的两个第1介电陶瓷层15a各自的层叠方向T上的厚度ET优选为2μm以上且40μm以下。
第1内部电极层16a以及第2内部电极层16b各自的厚度均优选为0.5μm以上且2.5μm以下。
如图2以及图3所示，主面12与在层叠方向T上最靠近主面12的内部电极层16之间，即，第1主面12a与第1主面12a侧的第2内部电极层16b之间、以及第2主面12b与第2主面12b侧的第2内部电极层16b之间的层叠方向T上的距离DT分别优选为10μm以上且300μm以下。
如图2以及图4所示，端面14与内部电极层16之间，即，第1端面14a与第1内部电极层16a以及第2内部电极层16b之间、和第2端面14b与第1内部电极层16a以及第2内部电极层16b之间的长度方向L上的距离DL分别优选为5μm以上且100μm以下，更优选为5μm以上且40μm以下。
图4所示的各第1棱线部17a的曲率半径优选10～25μm。图3所示的各第2棱线部17b的曲率半径优选10～25μm。图2所示的各第3棱线部17c的曲率半径优选10～25μm。
图5示出将第1实施方式的层叠陶瓷电容器10安装于基板30的状态的一个例子。层叠陶瓷电容器10的一对外部电极20分别焊接于在X方向上分离地配置在基板30上的一对连接盘31。基板30的表面30a留出给定的安装区域而被包含阻焊剂的绝缘膜32被覆。在基板30的表面30a形成有布线33。布线33将分离部34夹在中间而成为不连续的状态，在分离部34的两侧露出一对连接盘31，一对连接盘31是布线33未被绝缘膜32被覆的部分。一对连接盘31在X方向上相互分离地配置在基板30的表面30a。
在层叠陶瓷电容器10中，宽度方向W与X方向大致平行，层叠方向T大致沿着与基板30的表面30a正交的上下方向Z。由此，层叠体11的主面12中的第2主面12b与基板30的表面30a大致平行地对置。在层叠陶瓷电容器10中，一个外部电极20(第1外部电极20a)经由焊料35与一个连接盘31连接，另一个外部电极20(第2外部电极20b)经由焊料35与另一个连接盘31连接。
以上说明的第1实施方式涉及的层叠陶瓷电容器10具备：大致长方体形状的层叠体11，包含在层叠方向T上层叠的多个介电陶瓷层15，并且具有在层叠方向T上相对的作为一对主面12的第1主面12a以及第2主面12b、在与层叠方向T正交的宽度方向W上相对的作为一对侧面13的第1侧面13a以及第2侧面13b、和在与层叠方向T以及宽度方向W正交的长度方向L上相对的作为一对端面14的第1端面14a以及第2端面14b；以及一对外部电极20，介电陶瓷层15包含Ca、Zr、Ti中的至少任一者，一对外部电极20包含配置在第1侧面13a的第1外部电极20a和配置在第2侧面13b的第2外部电极20b，长度方向L具有比层叠方向T以及宽度方向W长的尺寸。
由此，因为长度方向L比宽度方向W长，所以内部电极层的宽度方向长度变短，内部电极层的两侧的一对外部电极之间的距离变短。其结果是，流过内部电极层16的电流的路径变短，因此能够谋求实现低电容化以及抑制ESL，其结果是，变得能够应对高频信号。
优选地，在第1实施方式涉及的层叠陶瓷电容器10中，层叠体11具有多个内部电极层16，多个内部电极层16包含引出到第1侧面13a并与第1外部电极20a连接的第1内部电极层16a、以及引出到第2侧面13b并与第2外部电极20b连接的第2内部电极层16b。
由此，能够可靠地配置与层叠体11的第1侧面13a以及第2侧面13b分别连接的内部电极层16而构成能够应对高频化的层叠陶瓷电容器。
优选地，在第1实施方式涉及的层叠陶瓷电容器10中，介电陶瓷层15的厚度为2μm以上且40μm以下。
由于介电陶瓷层15的厚度为2μm以上且40μm以下，比较大，因此可实现第1实施方式涉及的层叠陶瓷电容器10的低电容化。因此，第1实施方式涉及的层叠陶瓷电容器10即使在高频区域中也可抑制ESL变高，能够进一步应对要求低电容的电容器的高频电路。
优选地，在第1实施方式涉及的层叠陶瓷电容器10中，内部电极层16的厚度为0.5μm以上且2.5μm以下。
由于内部电极层16的厚度为0.5μm以上且2.5μm以下，比较大，因此能够降低ESR。
优选地，在第1实施方式涉及的层叠陶瓷电容器10中，层叠体11的主面12与在层叠方向T上最靠近该主面12的内部电极层16之间的层叠方向T上的距离DT为10μm以上且300μm以下。
由此，因为内部电极层的层叠方向外侧的介电陶瓷层的厚度变得比较大，所以可实现低电容化，即使在高频区域中也可抑制ESL变高，能够应对高频化。
在第1实施方式涉及的层叠陶瓷电容器10中，层叠体11的端面14与内部电极层16之间的长度方向L上的距离DL优选为5μm以上且100μm以下，更优选为5μm以上且40μm以下。
由此，能够适当地调整内部电极层16的长度方向L上的大小而降低ESL以及ESR，并且能够应对高频化。此外，能够通过介电陶瓷层15来保护端面14，并且能够对内部电极层16的长度方向L上的尺寸进行调整而将其最大化，由此，能够实现低电容化以及抑制ESL，并且能够应对高频信号。
优选地，在第1实施方式涉及的层叠陶瓷电容器10中，层叠体11具有：4个第1棱线部17a，在端面14与侧面13之间沿着层叠方向T延伸；4个第2棱线部17b，在主面12与侧面13之间沿着长度方向L延伸；以及4个第3棱线部17c，在主面12与端面14之间沿着宽度方向W延伸，第1棱线部17a的曲率半径为10～25μm，第2棱线部17b的曲率半径为10～25μm，第3棱线部17c的曲率半径为10～25μm。
如图5所示，在基板30上通过焊接来安装层叠陶瓷电容器10时，存在如下情况，即，从焊料35作用于一对外部电极20的张力失去平衡，一个外部电极20从连接盘31分离，从而产生层叠陶瓷电容器10立起的所谓“墓碑”现象。但是，根据第1实施方式的层叠陶瓷电容器10，通过具有上述那样的各棱线部的曲率半径，从而能够抑制“墓碑”现象的产生。此外，各棱线部成为适当地形成了倒角的状态，不易产生缺损。
接着，通过图6～图8来说明对上述第1实施方式的一部分进行了变更的第2实施方式、第3实施方式以及第4实施方式。在这些实施方式中，内部电极层16的形态与第1实施方式不同，其它结构相同。因此，对于与第1实施方式共同的构成要素标注相同的附图标记并省略说明，以不同点为中心进行说明。
另外，在图6～图8中，与上述第1实施方式同样地，箭头W示出宽度方向，箭头T示出层叠方向。
(第2实施方式)
图6示出了第2实施方式涉及的层叠陶瓷电容器10的WT剖面。该层叠陶瓷电容器10具有与第1外部电极20a连接的第1内部电极层16a和与第2外部电极20b连接的第2内部电极层16b各一个。这些第1内部电极层16a以及第2内部电极层16b在沿着长度方向L以及宽度方向W的大致同一面内(LW剖面内)并列地配置，且其宽度均比层叠体11的宽度的一半的长度短。在图6中，长度方向L是纸面里外方向。第1内部电极层16a以及第2内部电极层16b配置在层叠方向T上的大致中央部，在两者之间，在宽度方向上空开间隔。
在第2实施方式涉及的层叠陶瓷电容器10中，第1内部电极层16a和第2内部电极层16b在沿着长度方向L以及宽度方向W的大致同一面内并列地配置。
由此，内部电极层16不在层叠方向T上重叠，因此可实现第2实施方式涉及的层叠陶瓷电容器10的低电容化。因此，第2实施方式涉及的层叠陶瓷电容器10能够进一步应对要求低电容的电容器的高频电路。
(第3实施方式)
图7示出第3实施方式涉及的层叠陶瓷电容器10的WT剖面。该层叠陶瓷电容器10分别具备与第2实施方式同样的第1内部电极层16a以及第2内部电极层16b各3个。即，第3实施方式的内部电极层16包含第1内部电极层组16F1和第2内部电极层组16F2，其中，第1内部电极层组16F1在层叠方向T上层叠有3个第1内部电极层16a，第2内部电极层组16F2在层叠方向T上层叠有3个第2内部电极层16b。
第1内部电极层组16F1的3个第1内部电极层16a以及第2内部电极层组16F2的3个内部电极层16b分别在层叠方向T上隔开等间隔地配置。配置在上、中、下这3层的在宽度方向W上相邻的各一对第1内部电极层16a以及第2内部电极层16b在沿着长度方向L以及宽度方向W的大致同一面内(LW剖面内)并列地配置。
另外，第1内部电极层组16F1具备的第1内部电极层16a的数量、以及第2内部电极层组16F2具备的第2内部电极层16b的数量为相同数量即可，并不限定于3个，例如，只要是1个以上且50个以下的程度的数量即可。
在第3实施方式涉及的层叠陶瓷电容器10中，多个内部电极层16包含第1内部电极层组16F1和第2内部电极层组16F2，其中，第1内部电极层组16F1在层叠方向T上层叠了多个第1内部电极层16a，第2内部电极层组16F2在层叠方向T上层叠了多个第2内部电极层16b。
由此，通过层叠的内部电极层16可确保所需的静电电容，并且能够谋求ESR的降低。
(第4实施方式)
图8示出第4实施方式涉及的层叠陶瓷电容器10的WT剖面。在该层叠陶瓷电容器10中，与上述第3实施方式同样地，在层叠方向T上具有3层的第1内部电极层16a以及第2内部电极层16b，但是中层的第1内部电极层16a以及第2内部电极层16b的宽度方向上的长度均比上层以及下层的第1内部电极层16a以及第2内部电极层16b的宽度方向上的长度短。而且，在宽度短的中层的第1内部电极层16a与第2内部电极层16b之间配置有一个第3内部电极层16c。即，在中层，第1内部电极层16a、第2内部电极层16b以及第3内部电极层16c在大致同一LW剖面内并列。第3内部电极层16c配置在宽度方向W上的大致中央部，在第3内部电极层16c与第1内部电极层16a以及第2内部电极层16b之间，在宽度方向上空开间隔。第3内部电极层16c与第1外部电极20a以及所述第2外部电极20b中的任一者都不连接。
另外，不与外部电极20连接且在宽度方向上配置在第1内部电极层16a与第2内部电极层16b之间的第3内部电极层16c的数量并不限定于1个，也可以是1个以上且50个以下的程度的多个。
在第4实施方式涉及的层叠陶瓷电容器10中，多个内部电极层16具有：至少一个第3内部电极层16c，在宽度方向W上的第1内部电极层16a与第2内部电极层16b之间，与第1内部电极层16a以及第2内部电极层16b在大致同一面内并列地配置，且与第1外部电极20a以及第2外部电极20b中的任一者都不连接。
由此，能够经由第3内部电极层16c将多个电容器要素串联连接，因此可实现第4实施方式涉及的层叠陶瓷电容器10的低电容化。因此，第4实施方式涉及的层叠陶瓷电容器10能够增进低电容化，能够进一步应对要求低电容的电容器的高频电路信号。
以下，提示实施方式涉及的层叠陶瓷电容器10的尺寸例，但是并不限定于这些尺寸。
关于层叠陶瓷电容器10的整体的概略尺寸，例如，宽度方向W为0.3mm以上且0.6mm以下，长度方向L为0.6mm以上且1mm以下，层叠方向T为0.2mm以上且0.9mm以下，但是并不限定于这些。
在表1进一步示出具体的样品1～12的尺寸。在表1中，“电容器尺寸”是作为包含外部电极20在内的层叠陶瓷电容器的外形尺寸，“层叠体尺寸”是除外部电极20以外的层叠体11的外形尺寸，在外部电极的厚度中“侧面”是侧面被覆部21的厚度，“端面”是端面被覆部22的厚度，“DL”是端面14与内部电极层16之间的长度方向L上的距离，“内部电极层的长度”是内部电极层16的长度方向L上的尺寸。样品1～12的介电陶瓷层15的材料是CaZrO3(锆酸钙)。另外，作为尺寸公差，包含±10％。
[表1]
以上，对实施方式进行了说明，但是本发明并不限定于上述实施方式，在能够达到本发明的目的的范围内的变形、改良等包含于本发明。
例如，在以更低电容的电容器为目的的情况下，也可以在层叠体11中省略内部电极层16，隔着介电陶瓷层15将一对外部电极20之间设为电容器的构造。在该情况下，层叠体11具备在层叠方向T上层叠的多个介电陶瓷层15，这些多个介电陶瓷层15在层叠方向T上彼此直接相接。
Claims (10)
1.一种层叠陶瓷电容器，具备：
大致长方体形状的层叠体，包含在层叠方向(T)上层叠的多个介电陶瓷层，并且具有在所述层叠方向(T)上相对的作为一对主面的第1主面以及第2主面、在与所述层叠方向(T)正交的宽度方向(W)上相对的作为一对侧面的第1侧面以及第2侧面、和在与所述层叠方向(T)以及所述宽度方向(W)正交的长度方向(L)上相对的作为一对端面的第1端面以及第2端面；以及
一对外部电极，
所述介电陶瓷层包含Ca、Zr、Ti中的至少任一者，
所述一对外部电极包含配置在所述第1侧面的第1外部电极和配置在所述第2侧面的第2外部电极，
所述长度方向(L)具有比所述层叠方向(T)以及所述宽度方向(W)长的尺寸。
2.根据权利要求1所述的层叠陶瓷电容器，其中，
所述层叠体具有多个内部电极层，
所述多个内部电极层包含：
第1内部电极层，引出到所述第1侧面并与所述第1外部电极连接；以及
第2内部电极层，引出到所述第2侧面并与所述第2外部电极连接。
3.根据权利要求2所述的层叠陶瓷电容器，其中，
所述第1内部电极层和所述第2内部电极层在沿着所述长度方向(L)以及所述宽度方向(W)的大致同一面内并列地配置。
4.根据权利要求2或3所述的层叠陶瓷电容器，其中，
所述多个内部电极层包含：
第1内部电极层组，在所述层叠方向(T)上层叠了多个所述第1内部电极层；以及
第2内部电极层组，在所述层叠方向(T)上层叠了多个所述第2内部电极层。
5.根据权利要求3所述的层叠陶瓷电容器，其中，
所述多个内部电极层具有：
至少一个第3内部电极层，在所述宽度方向上的所述第1内部电极层与所述第2内部电极层之间，与该第1内部电极层以及第2内部电极层在大致同一面内并列地配置，且与所述第1外部电极以及所述第2外部电极中的任一者都不连接。
6.根据权利要求1～5中的任一项所述的层叠陶瓷电容器，其中，
所述介电陶瓷层的厚度为2μm以上且40μm以下。
7.根据权利要求2所述的层叠陶瓷电容器，其中，
所述内部电极层的厚度为0.5μm以上且2.5μm以下。
8.根据权利要求2所述的层叠陶瓷电容器，其中，
所述主面与在所述层叠方向(T)上最靠近该主面的所述内部电极层之间的所述层叠方向(T)上的距离(DT)为10μm以上且300μm以下。
9.根据权利要求2所述的层叠陶瓷电容器，其中，
所述端面与所述内部电极层之间的所述长度方向(L)上的距离(DL)为5μm以上且100μm以下。
10.根据权利要求1～9中的任一项所述的层叠陶瓷电容器，其中，
所述层叠体具有：
4个第1棱线部，在所述端面与所述侧面之间在所述层叠方向(T)上延伸；
4个第2棱线部，在所述主面与所述侧面之间在所述长度方向(L)上延伸；以及
4个第3棱线部，在所述主面与所述端面之间在所述宽度方向(W)上延伸，
所述第1棱线部的曲率半径为10～25μm，
所述第2棱线部的曲率半径为10～25μm，
所述第3棱线部的曲率半径为10～25μm。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2021-156685 | 2021-09-27 | ||
| JP2021156685A JP7571699B2 (ja) | 2021-09-27 | 積層セラミックコンデンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115863055A true CN115863055A (zh) | 2023-03-28 |
Family
ID=85660641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211043811.0A Pending CN115863055A (zh) | 2021-09-27 | 2022-08-29 | 层叠陶瓷电容器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20230101380A1 (zh) |
| CN (1) | CN115863055A (zh) |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8120891B2 (en) * | 2007-12-17 | 2012-02-21 | Murata Manufacturing Co., Ltd. | Multilayer capacitor having low equivalent series inductance and controlled equivalent series resistance |
| KR102078012B1 (ko) * | 2014-01-10 | 2020-02-17 | 삼성전기주식회사 | 적층 세라믹 커패시터 및 그 실장 기판 |
| JP6550737B2 (ja) * | 2014-12-09 | 2019-07-31 | Tdk株式会社 | 積層セラミックコンデンサ |
| JP2016181597A (ja) * | 2015-03-24 | 2016-10-13 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| JP6293175B2 (ja) * | 2016-01-28 | 2018-03-14 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| JP6577906B2 (ja) * | 2016-05-30 | 2019-09-18 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| US10410794B2 (en) * | 2016-07-11 | 2019-09-10 | Kemet Electronics Corporation | Multilayer ceramic structure |
| JP7017893B2 (ja) * | 2017-09-25 | 2022-02-09 | 太陽誘電株式会社 | 積層セラミックコンデンサ |
| US10971308B2 (en) * | 2018-07-20 | 2021-04-06 | Samsung Electro-Mechanics Co., Ltd | Multilayer capacitor |
| JP7221616B2 (ja) * | 2018-08-27 | 2023-02-14 | 太陽誘電株式会社 | セラミック電子部品、セラミック電子部品の製造方法および電子部品実装回路基板 |
| JP7480459B2 (ja) * | 2019-10-17 | 2024-05-10 | 太陽誘電株式会社 | セラミック電子部品およびその製造方法 |
-
2022
- 2022-08-29 CN CN202211043811.0A patent/CN115863055A/zh active Pending
- 2022-09-19 US US17/947,218 patent/US20230101380A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US20230101380A1 (en) | 2023-03-30 |
| JP2023047645A (ja) | 2023-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
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