CN115715427A - 预模制衬底及制造预模制衬底的方法 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 60
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 229920005989 resin Polymers 0.000 claims abstract description 94
- 239000011347 resin Substances 0.000 claims abstract description 94
- 239000000463 material Substances 0.000 claims description 20
- 229910000679 solder Inorganic materials 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005452 bending Methods 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 239000002390 adhesive tape Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001680 brushing effect Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 229910052742 iron Inorganic materials 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N iron Substances [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 229920005992 thermoplastic resin Polymers 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 229910017518 Cu Zn Inorganic materials 0.000 description 1
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910017755 Cu-Sn Inorganic materials 0.000 description 1
- 229910017752 Cu-Zn Inorganic materials 0.000 description 1
- 229910017927 Cu—Sn Inorganic materials 0.000 description 1
- 229910017943 Cu—Zn Inorganic materials 0.000 description 1
- 239000004593 Epoxy Substances 0.000 description 1
- JOYRKODLDBILNP-UHFFFAOYSA-N Ethyl urethane Chemical compound CCOC(N)=O JOYRKODLDBILNP-UHFFFAOYSA-N 0.000 description 1
- 229910000640 Fe alloy Inorganic materials 0.000 description 1
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 1
- 229910017709 Ni Co Inorganic materials 0.000 description 1
- 229910003267 Ni-Co Inorganic materials 0.000 description 1
- 229910003262 Ni‐Co Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- KUNSUQLRTQLHQQ-UHFFFAOYSA-N copper tin Chemical compound [Cu].[Sn] KUNSUQLRTQLHQQ-UHFFFAOYSA-N 0.000 description 1
- TVZPLCNGKSPOJA-UHFFFAOYSA-N copper zinc Chemical compound [Cu].[Zn] TVZPLCNGKSPOJA-UHFFFAOYSA-N 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009969 flowable effect Effects 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000003755 preservative agent Substances 0.000 description 1
- 230000002335 preservative effect Effects 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49861—Lead-frames fixed on or encapsulated in insulating substrates
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49838—Geometry or layout
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
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Abstract
根据本公开的一方面,提供一种预模制衬底,包含:导电基底部件,所述导电基底部件包含形成在底部表面中的第一预模制凹槽和形成在顶部表面中的第二预模制凹槽且构成电路图案;第一预模制树脂,设置在第一预模制凹槽中;以及第二预模制树脂,设置在第二预模制凹槽中。
Description
技术领域
本公开涉及一种预模制衬底。
背景技术
随着电子装置的容量变得更小、更轻、更快和更高,与用于电子装置中的衬底和引线框架相关的技术正显著地发展。
衬底或引线框架当中,存在其中布置有一部分模制树脂的预模制衬底或预模制引线框架。因为在安装半导体芯片之前,模制树脂的一部分预先布置在预模制衬底或预模制引线框架中,所以半导体封装制造工艺可缩短。
韩国专利公开案第10-2016-0021304号公开一种制造引线框架的方法,其中预模制树脂设置在引线框架的底部表面上。
发明内容
技术难题
本公开提供一种增强型预模制衬底和一种制造所述预模制衬底的方法。
难题的解决方案
根据本公开的一方面,预模制衬底包含:导电基底部件,包含形成在底部表面中的第一预模制凹槽和形成在顶部表面中的第二预模制凹槽且构成电路图案;第一预模制树脂,设置在第一预模制凹槽中;以及第二预模制树脂,设置在第二预模制凹槽中。
根据本公开的另一方面,制造预模制衬底的方法包含:准备导电基底部件;通过处理基底部件的底部表面形成第一预模制凹槽;将第一预模制树脂设置在第一预模制凹槽中;通过处理基底部件的顶部表面形成第二预模制凹槽;以及将第二预模制树脂设置在第二预模制凹槽中。
公开的有利效果
根据本公开的一方面,因为第一预模制树脂和第二预模制树脂分别布置在基底部件的底部表面侧和顶部表面侧上,所以可防止预模制衬底的弯曲。
附图说明
图1为根据本公开的实施例的预模制衬底的横截面图。
图2到图8为依序示出根据本公开的实施例的用于制造预模制衬底的操作的示意性横截面图。
图9为根据本公开的实施例的预模制衬底所应用的半导体封装的示意性横截面图。
图10为示意性地示出根据本公开的实施例的用于制造预模制衬底的操作的流程图。
具体实施方式
根据本公开的一方面,预模制衬底包含:导电基底部件,包含形成在底部表面中的第一预模制凹槽和形成在顶部表面中的第二预模制凹槽且构成电路图案;第一预模制树脂,设置在第一预模制凹槽中;以及第二预模制树脂,设置在第二预模制凹槽中。
此处,第一预模制树脂和第二预模制树脂可包含相同类型的树脂。
此处,可将焊膏布置在基底部件的未由第一预模制树脂和第二预模制树脂覆盖的暴露部分的至少部分处。
根据本公开的另一方面,制造预模制衬底的方法包含:准备导电基底部件;通过处理基底部件的底部表面形成第一预模制凹槽;将第一预模制树脂设置在第一预模制凹槽中;通过处理基底部件的顶部表面形成第二预模制凹槽;以及将第二预模制树脂设置在第二预模制凹槽中。
此处,第一预模制树脂和第二预模制树脂可包含相同类型的树脂。
此处,在第一预模制凹槽的形成中,可通过蚀刻处理基底部件的底部表面。
此处,可通过将包含感光材料的干膜抗蚀剂设置在基底部件的底部表面上且由干膜抗蚀剂形成抗蚀剂图案来执行刻蚀。
此处,在第二预模制凹槽的形成中,可通过蚀刻处理基底部件的顶部表面。
此处,可通过将包含感光材料的干膜抗蚀剂设置在基底部件的顶部表面上且由干膜抗蚀剂形成抗蚀剂图案来执行刻蚀。
此处,方法可进一步包含将焊膏布置在基底部件的未由第一预模制树脂和第二预模制树脂覆盖的暴露部分的至少部分处。
本公开的实施方式
下文中,将参考附图详细地描述本公开。另外,在本说明书和附图中,通过使用相同附图标号省略对具有基本上相同配置的组件的重复描述,且在附图中可能存在大小、长度等的扩大以帮助理解。
本公开对于结合随附附图在下文详细地描述的实施例将显而易见。然而,本公开可以用许多不同形式体现,并且不应解释为限制于本文中所阐述的示范性实施例。而是,提供这些实施例以使得本公开将透彻且完整,并且将向所属领域的技术人员充分传达本公开的范围。本公开将由权利要求的范围限定。
另一方面,本文中所使用的术语意图说明实施例,且并不意图限制本公开。如本文所使用,除非上下文另外明确指示,否则单数形式“一”和“所述”意图同样包含复数形式。应进一步理解,本文中所使用的术语“包括(comprises)”和/或“包括(comprising)”指明所陈述特征或组件的存在,但不排除一个或多个其它特征或组件的存在或添加。在本说明书中,类似于顶部表面、底部表面、上、下、左、右、第一、第二等术语可用于描述各种组件,但所述组件不应受术语限制。换句话说,术语并不意图指示绝对方向或位置,而是仅出于区分一个组件与其它组件的目的而使用。
图1为根据本公开的实施例的预模制衬底的横截面图。
如图1所示出,根据本公开的实施例的预模制衬底(100)包含基底部件(110)、第一预模制树脂(120)和第二预模制树脂(130)。
基底部件(110)构成预模制衬底(100)的一部分,且在蚀刻之后构成电路图案。
只要基底部件(110)包含导电材料,就不存在对基底部件(110)的特定限制。构成基底部件(110)的材料可包含各种材料,例如,类似于Cu和Fe的单一材料;类似于Cu-Sn、Cu-Zr、Cu-Fe和Cu-Zn的铜合金;以及类似于Fe-Ni和Fe-Ni-Co的铁合金。此外,可应用商业引线框架材料作为构成基底部件(110)的材料。
第一预模制凹槽(111)形成在基底部件(110)的底部表面中,且第二预模制凹槽(112)形成在基底部件(110)的顶部表面中。
基底部件(110)的暴露部分(S1)和暴露部分(S2)未由第一预模制树脂(120)和第二预模制树脂(130)覆盖,且暴露部分(S1)和暴露部分(S2)充当用于电连接到半导体芯片或外部电路板的端子。
第一预模制树脂(120)设置在第一预模制凹槽(111)中。
第一预模制树脂(120)连同基底部件(110)一起构成预模制衬底(100),其中第一预模制树脂(120)保护基底部件(110)。
第一预模制树脂(120)为电绝缘树脂。第一预模制树脂(120)可为热塑性树脂或热固性树脂,且可包含80%到90%或大于90%的二氧化硅以最小化热膨胀。第一预模制树脂(120)可通过使用液体树脂材料或包含树脂成分的固体胶带形成。
此外,第一预模制树脂(120)包含适当的材料以防止布置在基底部件(110)的暴露部分(S1)和暴露部分(S2)上的焊膏的扩散,但本公开不限于此。
第二预模制树脂(130)设置在第二预模制凹槽(112)中。
第二预模制树脂(130)为电绝缘树脂。第二预模制树脂(130)可为热塑性树脂或热固性树脂,且可包含80%到90%或大于90%的二氧化硅以最小化热膨胀。第二预模制树脂(130)可通过使用液体树脂材料或包含树脂成分的固体胶带形成。
此外,第二预模制树脂(130)包含适当的材料以防止布置在基底部件(110)的暴露部分(S1)和暴露部分(S2)上的焊膏的扩散,但本公开不限于此。
根据本实施例,第一预模制树脂(120)和第二预模制树脂(130)包含相同类型的树脂。在此情况下,因为布置在基底部件(110)的两个表面侧上的树脂为相同类型,所以预模制衬底(100)的两个表面侧的热膨胀系数之间不存在差异,且因此可更有效地防止预模制衬底(100)的弯曲。
根据本实施例,第一预模制树脂(120)和第二预模制树脂(130)包含相同类型的树脂,但本公开不限于此。换句话说,根据本公开,第一预模制树脂(120)和第二预模制树脂(130)可包含不同类型的树脂。
在下文中,参考图2到图10,将描述根据本实施例的制造预模制衬底(100)的方法。
图2到图8为依序示出根据本公开的实施例的用于制造预模制衬底的操作的示意性横截面图,图9为根据本公开的实施例的预模制衬底所应用的半导体封装的示意性横截面图,且图10为示意性地示出根据本公开的实施例的用于制造预模制衬底的操作的流程图。
首先,如图2所示出,准备基底部件(110)(操作S1)。基底部件(110)包含导电材料且包含底部表面(110a)和顶部表面(110b)。
接着,如图3所示出,通过处理基底部件(110)的底部表面(110a)形成第一预模制凹槽(111)(操作S2)。
此处,可通过使用蚀刻方法处理基底部件(110)的底部表面(110a)。蚀刻方法可包含湿式蚀刻和干式蚀刻。详细地说,例如,包含感光材料的干膜抗蚀剂设置在基底部件(110)的底部表面(110a)上,且通过对干膜抗蚀剂进行曝光和显影由干膜抗蚀剂形成抗蚀剂图案。接着,可通过使用所形成的抗蚀剂图案执行蚀刻来形成第一预模制凹槽(111)。
接着,施加第一预模制树脂(120)且将其设置在第一预模制凹槽(111)中(操作S3)。
如图4中所示出,第一预模制树脂(120)可形成为不仅包含位于第一预模制凹槽(111)中的部分(120a),而且包含覆盖底部表面(110a)的一部分的部分(120b)。在此情况下,如图5所示出,暴露部分(S1)可通过经由刷涂操作、抛光操作、蚀刻操作等暴露基底部件(110)的底部表面(110a)而形成。
接着,通过处理基底部件(110)的顶部表面(110b)形成第二预模制凹槽(112)(操作S4)。
此处,可通过使用蚀刻方法处理基底部件(110)的顶部表面(110b)。蚀刻方法可包含湿式蚀刻和干式蚀刻。
下文将详细地描述处理基底部件(110)的顶部表面(110b)的方法的实例。首先,将包含感光材料的干膜抗蚀剂设置在基底部件(110)的顶部表面(110b)上,且通过对干膜抗蚀剂进行曝光和显影由干膜抗蚀剂形成抗蚀剂图案(R)。接着,如图6所示出,通过使用所形成的抗蚀剂图案(R)执行蚀刻来形成第二预模制凹槽(112)。
接着,施加第二预模制树脂(130)且将其设置在第二预模制凹槽(112)中(操作S5)。
如图7中所示出,第二预模制树脂(130)可形成为不仅包含位于第二预模制凹槽(112)中的部分(130a),而且包含覆盖顶部表面(110b)的一部分的部分(130b)。在此情况下,如图5所示出,暴露部分(S2)可通过经由刷涂操作、抛光操作、蚀刻操作等暴露基底部件(110)的顶部表面(110b)而形成。
基底部件(110)的未由第一预模制树脂(120)和第二预模制树脂(130)覆盖的暴露部分(S1)和暴露部分(S2)充当用于电连接到半导体芯片或外部电路板的端子。因此,可对暴露部分(S1)和暴露部分(S2)执行额外操作。举例来说,暴露部分(S1)和暴露部分(S2)的至少部分可通过使用Au或Pd来镀敷或涂布有机可焊性防腐剂(organic solderbilitypreservative;OSP)以用于改进后续操作中的焊料粘合力。
同时,当制造预模制衬底(100)时,可制造具有图1中所示出的结构的预模制衬底(100),且随后可将所制造的预模制衬底(100)转移到半导体封装制造工艺。然而,本公开不限于此。换句话说,在制造预模制衬底(100)的工艺中,可另外执行将焊膏(K)布置在基底部件(110)的暴露部分(S1)和暴露部分(S2)的至少部分处的操作,如图8中所示出。换句话说,尽管如上文所描述,布置焊膏(K)的操作通常在半导体封装工艺期间执行,基底部件(110)的暴露部分(S1)和暴露部分(S2)充当端子以用于电连接,但在制造预模制衬底(100)的工艺期间,可将焊膏(K)布置于暴露部分(S1)和暴露部分(S2)的至少部分处。在此情况下,即使焊膏(K)可流动,焊膏(K)仍保持在暴露部分(S1)和暴露部分(S2)上。其原因在于,因为基底部件(110)和第一预模制树脂(第二预模制树脂(130))的材料是不同的,所以由于构成第一预模制树脂(120)和第二预模制树脂(130)的材料的特性,第一预模制树脂(120)和第二预模制树脂(130)的表面拉着焊膏(K),由此防止焊膏(K)扩散。
在布置焊膏(K)之后,通过在用于制造半导体封装的工艺中使用焊膏(K)来执行半导体芯片(C)的电极(P)与基底部件(110)之间的电连接。接着,通过使用类似于环氧类的材料和氨基甲酸酯类的材料的模制树脂(G)来执行包封,由此实现半导体封装(200)的结构,如图9中所示出。
根据本实施例,半导体芯片(C)的电极(P)与基底部件(110)之间的电连接通过直接使用焊膏(K)执行,但本公开不限于此。换句话说,根据本公开,半导体芯片(C)的电连接可通过使用焊膏(K)形成凸块来执行。
按形成第一预模制凹槽(111)、设置第一预模制树脂(120)、形成第二预模制凹槽(112)和设置第二预模制树脂(130)的顺序执行如上文所描述的制造根据本实施例的预模制衬底(100)的工艺。然而,本公开不限于此。换句话说,可以按形成第二预模制凹槽(112)、设置第二预模制树脂(130)、形成第一预模制凹槽(111)和设置第一预模制树脂(120)的顺序执行制造根据本公开的预模制衬底(100)的工艺。此外,在制造根据本公开的预模制衬底(100)的工艺中,可在首先形成第一预模制凹槽和第二预模制凹槽之后布置第一预模制树脂和第二预模制树脂。
尽管制造如上文所描述的预模制衬底(100)的工艺是一次在一个平面面板上执行,但本公开不限于此。换句话说,根据本公开,制造如上文所描述的预模制衬底(100)的工艺可作为卷轴式工艺连续地执行。
如上文所描述,在根据本实施例的预模制衬底(100)中,因为第一预模制凹槽(111)形成在基底部件(110)的底部表面(110a)中,第二预模制凹槽(112)形成在基底部件(110)的顶部表面(110b)中,第一预模制树脂(120)设置在第一预模制凹槽(111)中,且第二预模制树脂(130)设置在第二预模制凹槽(112)中,所以预模制树脂布置在基底部件(110)的底部表面侧和顶部表面侧上。通过具有所述结构,在预模制衬底(100)的总体结构中,预模制衬底(100)的底部表面侧与顶部表面侧的热膨胀系数之间的差异较小,且因此可防止预模制衬底(100)的弯曲。具体地说,根据本实施例,第一预模制树脂(120)和第二预模制树脂(130)包含相同类型的树脂,且因此可更有效地防止预模制衬底(100)的弯曲。
此外,根据本实施例,当焊膏(K)在制造预模制衬底(100)的工艺或制造半导体封装(200)的工艺期间布置在基底部件(110)的暴露部分(S1)和暴露部分(S2)处时,有可能防止焊膏(K)扩散,因为基底部件(110)和第一预模制树脂(第二预模制树脂(130))的材料不同,且因此,可提高半导体封装(200)的质量。
尽管参考随附附图中所示出的实施例描述本发明的各方面,但是这仅为实例,并且所属领域的技术人员应该理解可从其导出各种修改和其它同等实施例。因此,本公开的真实范围应仅由所附权利要求确定。
工业实用性
根据本实施例的预模制衬底和制造预模制衬底的方法可应用于制造预模制衬底的行业。
Claims (10)
1.一种预模制衬底,包括:
导电的基底部件,包括形成在底部表面中的第一预模制凹槽和形成在顶部表面中的第二预模制凹槽且构成电路图案;
第一预模制树脂,设置在所述第一预模制凹槽中;以及
第二预模制树脂,设置在所述第二预模制凹槽中。
2.根据权利要求1所述的预模制衬底,其中所述第一预模制树脂和所述第二预模制树脂包括相同类型的树脂。
3.根据权利要求1所述的预模制衬底,其中焊膏布置在所述基底部件的未由所述第一预模制树脂和所述第二预模制树脂覆盖的暴露部分的至少部分处。
4.一种制造预模制衬底的方法,所述方法包括:
准备导电的基底部件;
通过处理所述基底部件的底部表面形成第一预模制凹槽;
将第一预模制树脂设置在所述第一预模制凹槽中;
通过处理所述基底部件的顶部表面形成第二预模制凹槽;以及将第二预模制树脂设置在所述第二预模制凹槽中。
5.根据权利要求4所述的制造预模制衬底的方法,其中所述第一预模制树脂和所述第二预模制树脂包括相同类型的树脂。
6.根据权利要求4所述的制造预模制衬底的方法,其中在形成所述第一预模制凹槽中,通过蚀刻处理所述基底部件的所述底部表面。
7.根据权利要求6所述的制造预模制衬底的方法,其中通过将包括感光材料的干膜抗蚀剂设置在所述基底部件的所述底部表面上且由所述干膜抗蚀剂形成抗蚀剂图案来执行所述刻蚀。
8.根据权利要求4所述的制造预模制衬底的方法,其中在形成所述第二预模制凹槽中,通过蚀刻处理所述基底部件的所述顶部表面。
9.根据权利要求8所述的制造预模制衬底的方法,其中通过将包括感光材料的干膜抗蚀剂设置在所述基底部件的所述顶部表面上且由所述干膜抗蚀剂形成抗蚀剂图案来执行所述刻蚀。
10.根据权利要求4所述的制造预模制衬底的方法,进一步包括将焊膏布置在所述基底部件的未由所述第一预模制树脂和所述第二预模制树脂覆盖的暴露部分的至少部分处。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2021-0080404 | 2021-06-21 | ||
KR1020210080404A KR102531701B1 (ko) | 2021-06-21 | 2021-06-21 | 프리 몰드 기판 및 프리 몰드 기판의 제조 방법 |
PCT/KR2021/007958 WO2022270654A1 (ko) | 2021-06-21 | 2021-06-24 | 프리 몰드 기판 및 프리 몰드 기판의 제조 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN115715427A true CN115715427A (zh) | 2023-02-24 |
Family
ID=84538348
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202180002167.XA Pending CN115715427A (zh) | 2021-06-21 | 2021-06-24 | 预模制衬底及制造预模制衬底的方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20240038652A1 (zh) |
JP (1) | JP2023534562A (zh) |
KR (1) | KR102531701B1 (zh) |
CN (1) | CN115715427A (zh) |
TW (1) | TWI777697B (zh) |
WO (1) | WO2022270654A1 (zh) |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4459406B2 (ja) * | 2000-07-27 | 2010-04-28 | ソニーケミカル&インフォメーションデバイス株式会社 | フレキシブル配線板製造方法 |
KR101186879B1 (ko) * | 2010-05-11 | 2012-10-02 | 엘지이노텍 주식회사 | 리드 프레임 및 그 제조 방법 |
KR20120050711A (ko) * | 2010-11-11 | 2012-05-21 | 삼성테크윈 주식회사 | 회로 기판 및 회로 기판의 제조 방법 |
KR102130757B1 (ko) * | 2014-01-03 | 2020-07-08 | 해성디에스 주식회사 | 반도체 패키지 기판 제조방법 및 이를 이용하여 제조된 반도체 패키지 기판 |
JP6617955B2 (ja) * | 2014-09-16 | 2019-12-11 | 大日本印刷株式会社 | リードフレームおよびその製造方法、ならびに半導体装置およびその製造方法 |
KR20170008088A (ko) * | 2015-07-13 | 2017-01-23 | 박성실 | 이미지센서 칩 패키지 제조방법 |
JP6593842B2 (ja) | 2016-03-16 | 2019-10-23 | 大口マテリアル株式会社 | Ledパッケージ並びに多列型led用リードフレーム及びその製造方法 |
WO2018006738A1 (zh) * | 2016-07-04 | 2018-01-11 | 苏州晶方半导体科技股份有限公司 | 封装结构以及封装方法 |
JP6964477B2 (ja) * | 2017-09-20 | 2021-11-10 | 新光電気工業株式会社 | 半導体素子用基板及びその製造方法、半導体装置及びその製造方法 |
KR101999594B1 (ko) * | 2018-02-23 | 2019-10-01 | 해성디에스 주식회사 | 반도체 패키지 기판 제조방법, 이를 이용하여 제조된 반도체 패키지 기판, 반도체 패키지 제조방법 및 이를 이용하여 제조된 반도체 패키지 |
TWI687142B (zh) * | 2018-12-28 | 2020-03-01 | 南亞電路板股份有限公司 | 電路板結構及其製造方法 |
CN112309836B (zh) * | 2019-08-01 | 2022-10-28 | 京东方科技集团股份有限公司 | 一种背板及其制备方法、背光模组和显示装置 |
-
2021
- 2021-06-21 KR KR1020210080404A patent/KR102531701B1/ko active IP Right Grant
- 2021-06-24 WO PCT/KR2021/007958 patent/WO2022270654A1/ko active Application Filing
- 2021-06-24 US US17/428,258 patent/US20240038652A1/en active Pending
- 2021-06-24 CN CN202180002167.XA patent/CN115715427A/zh active Pending
- 2021-06-24 JP JP2021562376A patent/JP2023534562A/ja active Pending
- 2021-07-29 TW TW110127805A patent/TWI777697B/zh active
Also Published As
Publication number | Publication date |
---|---|
KR20220169830A (ko) | 2022-12-28 |
WO2022270654A1 (ko) | 2022-12-29 |
TWI777697B (zh) | 2022-09-11 |
JP2023534562A (ja) | 2023-08-10 |
KR102531701B1 (ko) | 2023-05-12 |
US20240038652A1 (en) | 2024-02-01 |
TW202301580A (zh) | 2023-01-01 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |