CN115708312A - 共源差分功率放大器和电子设备 - Google Patents

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Abstract

本申请提供一种共源差分功率放大器和电子设备。共源差分功率放大器具有补偿电路，其包括第一补偿晶体管、第二补偿晶体管以及两个信号端，其中，第一补偿晶体管的源极与漏极短接并连接到第二补偿晶体管的栅极以及补偿电路的一个信号端，第二补偿晶体管的源极与漏极短接并连接到第一补偿晶体管的栅极以及补偿电路的另一信号端；补偿电路的两个信号端分别直接连接到共源差分功率放大器的两个差分信号输入端，或者分别经电容联接至共源差分功率放大器的两个差分信号输入端，其中，同一补偿电路内的第一补偿晶体管和第二补偿晶体管均为NMOS管或均为PMOS管。随着共源差分功率放大器的输入信号功率的增大，该共源差分功率放大器的相位失真得到抑制。

Description

共源差分功率放大器和电子设备
技术领域
本申请属于模拟电路技术领域，具体涉及一种共源差分功率放大器和电子设备。
背景技术
理想情况下，随着差分功率放大器的输入信号功率的增加，差分功率放大器的输出信号的相位偏移应当是恒定的。实际情况下，随差分功率放大器的输入信号功率的增加，差分功率放大器的输出信号的相位会产生较大的偏移。这会造成信号相位的失真。
发明内容
本申请的目的在于针对现有技术的不足之处，提供一种共源差分功率放大器。
为解决上述技术问题，本申请采用如下技术方案：一种共源差分功率放大器，包括：至少一个补偿电路和至少一对驱动晶体管；同一对驱动晶体管均为NMOS管或均为PMOS管、所述同一对驱动晶体管的源极的电位相等、所述同一对驱动晶体管的漏极中的每个分别连接一个差分信号输出端；补偿电路包括第一补偿晶体管、第二补偿晶体管以及两个信号端，其中，第一补偿晶体管的源极与漏极短接并连接到第二补偿晶体管的栅极以及补偿电路的一个信号端，第二补偿晶体管的源极与漏极短接并连接到第一补偿晶体管的栅极以及补偿电路的另一信号端；补偿电路的两个信号端分别直接连接到共源差分功率放大器的两个差分信号输入端，或者分别经电容联接至共源差分功率放大器的两个差分信号输入端，其中，同一补偿电路内的第一补偿晶体管和第二补偿晶体管均为NMOS管或均为PMOS管。
为解决上述技术问题，本申请采用如下技术方案：一种电子设备，包括前述的共源差分功率放大器。
与现有技术相比，本申请的有益效果为：随着共源差分功率放大器的输入信号功率的增大，驱动晶体管的栅源寄生电容以及栅漏寄生电容增大的幅度变大。第一补偿晶体管和第二补偿晶体管中的每个分别构成一个电容器。随着输入信号功率的增大，第一补偿晶体管和第二补偿晶体管并联后的电容值是在减小的。通过调试各补偿晶体管的参数(例如掺杂浓度、尺寸等)，能够使得两个差分信号输入端的输入电容随输入信号功率的增大而保持恒定值或接近恒定值，从而抑制共源差分功率放大器的输出信号的相位失真。
附图说明
图1是常规放大器的电路结构示意图。
图2至图8分别是本申请实施例的共源差分功率放大器的结构示意图。
具体实施方式
在本申请中，应理解，诸如“包括”或“具有”等术语旨在指示本说明书中存在所公开的特征、数字、步骤、行为、部件、部分或其组合的存在，但是并不排除存在一个或多个其他特征、数字、步骤、行为、部件、部分或其组合存在的可能性。
另外还需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
下面结合附图所示的实施例对本申请作进一步说明。
以图1为例，在一个常规的共源功率放大器中，一个NMOS管作为驱动晶体管M0，电流源S0连接在电源VDD与驱动晶体管M0的漏极之间，以确定驱动晶体管M0的直流偏置状态。驱动晶体管M0的栅源寄生电容CGS和栅漏寄生电容CGD会影响该共源功率放大器的输入电容。共源功率放大器的输入电容越大，则信号的延时越长，信号的相位的延后越大。
驱动晶体管M0的栅源寄生电容CGS并非一个恒定值，而是与栅源电压VGS相关。驱动晶体管M0的栅漏寄生电容CGD并非一个恒定值，而是与栅漏电压VGD相关。可以按照如下公式表达CGD和VGD以及CGS和VGS的关系：
CGD＝CGDO+CGD1*VGD+CGD2*VGD 2+...；
CGS＝CGS0+CGs1*VGs+CGs2*VGs 2+...。
其中，CGD0、CGD1、CGD2、CGS0、CGS1、CGS2均为常数。
随着共源功率放大器的输入信号变化幅度的增大，驱动晶体管M0的栅源寄生电容CGS和栅漏寄生电容CGD的变化幅度也会明显地增大，从而容易造成输出信号的相位失真。
基于以上分析，本申请的实施例提出一种共源差分功率放大器，包括：至少一个补偿电路和至少一对驱动晶体管；同一对驱动晶体管均为NMOS管或均为PMOS管、所述同一对驱动晶体管的源极的电位相等、所述同一对驱动晶体管的漏极中的每个分别连接一个差分信号输出端；补偿电路包括第一补偿晶体管、第二补偿晶体管以及两个信号端，其中，第一补偿晶体管的源极与漏极短接并连接到第二补偿晶体管的栅极以及补偿电路的一个信号端，第二补偿晶体管的源极与漏极短接并连接到第一补偿晶体管的栅极以及补偿电路的另一信号端；补偿电路的两个信号端分别直接连接到共源差分功率放大器的两个差分信号输入端，或者分别经电容联接至共源差分功率放大器的两个差分信号输入端，其中，同一补偿电路内的第一补偿晶体管和第二补偿晶体管均为NMOS管或均为PMOS管(即，极性相同)。
随着共源功率放大器的输入信号功率的增大，驱动晶体管的栅源寄生电容以及栅漏寄生电容增大的幅度变大。第一补偿晶体管和第二补偿晶体管中的每个分别构成一个电容器。随着输入信号功率的增大，第一补偿晶体管和第二补偿晶体管并联后的电容值是在减小的。通过调试各晶体管的参数(例如掺杂浓度、尺寸等)，能够使得两个差分信号输入端的输入电容随输入信号功率的增大而保持恒定值或接近恒定值，从而抑制共源差分功率放大器的输出信号的相位失真。
例如，参考图2，共源差分功率放大器包括：第一驱动晶体管M1、第二驱动晶体管M2、第一补偿晶体管M3、第二补偿晶体管M4、第一偏置电路和第二偏置电路。
第一驱动晶体管M1的栅极以及第二驱动晶体管M2的栅极分别连接一个差分信号输入端Vi+、Vi-，第一驱动晶体管M1的源极和第二驱动晶体管M2的源极均接地，第一驱动晶体管M1和第二驱动二晶体管M2的漏极分别连接一个差分信号输出端Vo+、Vo-。
第一偏置电路(具体为电流源S1)用于确定第一驱动晶体管M1的直流偏置状态，第二偏置电路(具体为电流源S2)用于确定第二驱动晶体管M2的直流偏置状态。
第一补偿晶体管M3和第二补偿晶体管M4构成一个补偿电路B。第一补偿晶体管M3的栅极、第二补偿晶体管M4的源极、以及第二补偿晶体管M4的漏极相连并通过信号端P1连接到第一驱动晶体管M1的栅极，第二补偿晶体管M4的栅极、第一补偿晶体管M3的源极、以及第一补偿晶体管M3的漏极相连并通过信号端P2连接到第二驱动晶体管M2的栅极。
具体地，第一驱动晶体管M1、第二驱动晶体管M2均为NMOS管，第一补偿晶体管M3与第二补偿晶体管M4均为NMOS管。
在另一些实施例中，第一驱动晶体管与第二驱动晶体管均为PMOS管。相应地，第一驱动晶体管与第二驱动晶体管的源极连接电源端而非接地。
在另一些实施例中，第一补偿晶体管和第二补偿晶体管均为PMOS管。
需要说明的是，第一补偿晶体管和第二补偿晶体管的各参数应当是相同的。例如制作第一补偿晶体管和第二补偿晶体管时采用的掩膜版的形状和尺寸相同，工艺参数相同。包含第一补偿晶体管和第二补偿晶体管的补偿电路是对称的，这使得第一驱动晶体管与第二驱动晶体管二者所连接的电路结构是对称的。即整个共源差分功率放大器是对称的。
可选地，第一偏置电路和第二偏置电路均包含电流源(即图2中的电流源S1、S2)。本申请对第一偏置电路和第二偏置电路的具体形式不做限定。例如第一偏置电路和第二偏置电路均包含电阻。即将第一驱动晶体管的漏极经一个电阻接电源端或经一个电阻接地。
以上实施例中，共源差分功率放大器的单侧电路中驱动晶体管仅有一个。当然共源差分功率放大器的单侧电路也可以是互补结构(CMOS结构)。
即在一些实施例中共源差分功率放大器包括：第一驱动晶体管、第二驱动晶体管、第三驱动晶体管、第四驱动晶体管和至少一个补偿电路，其中，第一驱动晶体管和第三驱动晶体管位于所述补偿电路的一侧，第二驱动晶体管和第四按驱动晶体管位于所述补偿电路的另一侧；
第一驱动晶体管的栅极和第二驱动晶体管的栅极分别直接连接至共源差分功率放大器的两个差分信号输入端或者分别经电容联接至共源差分功率放大器的两个差分信号输入端，第一驱动晶体管的源极和第二驱动晶体管的源极均接地，第一驱动晶体管和第二驱动晶体管的漏极分别连接至共源差分功率放大器的两个差分信号输出端，第一驱动晶体管和第二驱动晶体管可以是均为NMOS管；
第三驱动晶体管的栅极和第四驱动晶体管的栅极分别直接连接至共源差分功率放大器的两个所述差分信号输入端或者分别经电容联接至共源差分功率放大器的两个所述差分信号输入端，第三驱动晶体管的源极和第四驱动晶体管的源极均接电源端，第三驱动晶体管和第四驱动晶体管的漏极分别连接至共源差分功率放大器的两个所述差分信号输出端，第三驱动晶体管和第四驱动晶体管可以是均为PMOS管；
补偿电路包括第一补偿晶体管、第二补偿晶体管以及两个信号端，其中，第一补偿晶体管的源极与漏极短接并连接到第二补偿晶体管的栅极以及补偿电路的一个信号端，第二补偿晶体管的源极与漏极短接并连接到第一补偿晶体管的栅极以及补偿电路的另一信号端；
补偿电路的两个信号端分别直接连接或分别经电容联接至共源差分功率放大器的两个差分信号输入端；
其中，同一补偿电路内的第一补偿晶体管和第二补偿晶体管均为NMOS管或均为PMOS管(即，极性相同)。
该补偿电路改善共源差分功率放大器的相位失真的原理与前述实施例的工作原理是相同的。即随共源差分功率放大器的输入信号功率的增大，差分信号输入端所连接的或所藕接的驱动晶体管的栅源寄生电容、栅漏寄生电容增大的幅度变大，而补偿电路的两个信号端之间呈现的电容减小的幅度变大，上述增大与减小相互抵消。
例如，在图3所示的共源差分功率放大器中，第三驱动晶体管M5的栅极经第一电容C1藕接至一个差分信号输入端Vi+，第四驱动晶体管M6的栅极经第二电容C2藕接至另一个差分信号输入端Vi-。
该共源差分功率放大器中仅设置一个补偿电路B。各驱动晶体管的栅极电压的直流工作点是可以独立设计的。
例如，在图4所示的共源差分功率放大器中，相对于图3的电路增加了一个补偿电路B。增加的补充电路B中包含第一补偿晶体管M7和第二补偿晶体管M8。增加的补偿电路连接在第三驱动晶体管M5的栅极和第四驱动晶体管M6的栅极之间。
例如，在图5所示的共源差分功率放大器中，与图3的电路不同之处在于：补偿电路B是经电容联接至两个差分信号输入端Vi+、Vi-之间的。具体地，补偿电路B连接在第三驱动晶体管M5的栅极和第四驱动晶体管M6的栅极之间。
又例如，在图6所示的共源差分功率放大器中，与图3的电路不同之处在于：第一驱动晶体管M1的栅极、第三驱动晶体管M5的栅极是直接与一个差分信号输入端Vi+相连的，第二驱动晶体管M2的栅极、第四驱动晶体管M6的栅极是直接与另一个差分信号输入端Vi-相连的。
为保持共源差分功率放大器对称，同一补偿电路内的第一补偿晶体管和第二补偿晶体管均为NMOS管或均为PMOS管，同一补偿电路内的第一补偿晶体管和第二补偿晶体管的参数相同。
在一些实施例中，补偿电路的两个信号端分别经电容联接至共源差分功率放大器的两个差分信号输入端的情况下，补偿电路的两个信号端还分别经电阻连接至偏置电压端。
偏置电压端被配置为提供可调的恒定电压。补偿电路可以等效为一个电容器，其两个信号端分别经一个电阻连接至偏置电压端。该电容器与这两个电阻构成一个高通滤波器，允许高频电压信号通过补偿电路的两个信号端。对于中低频信号，该电容器两端的电位几乎是相等的。这两个电阻的阻值应当设置的比较大。通过改变偏置电压端的电压，可以使得这个等效的电容器具有不同的电容特性，从而使电路调试更加灵活。
具体地，图7和图8中仅示出了共源差分功率放大器的两个差分信号输入端Vi+和Vi-,共源差分功率放大器的内部结构可以按照现有技术进行设计。
图7中的补偿电路B中的补偿晶体管为NMOS管，图8中的补偿电路B中的补偿晶体管为PMOS管。补偿电路B的一个信号端经电阻R1连接至偏置电压端VBIAS，补偿电路B的另一个信号端经电阻R2连接至偏置电压端VBIAS。
本申请的实施例还提供一种电子设备，其包括前述实施例的共源差分功率放大器。共源差分功率放大器例如用于驱动天线，该电子设备例如是发射天线信号的手机、智能手表等。
本申请中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。
本申请的保护范围不限于上述的实施例，显然，本领域的技术人员可以对本申请进行各种改动和变形而不脱离本申请的范围和精神。倘若这些改动和变形属于本申请权利要求及其等同技术的范围，则本申请的意图也包含这些改动和变形在内。

Claims (11)

1.一种共源差分功率放大器，其特征在于，包括：至少一个补偿电路和至少一对驱动晶体管；
同一对驱动晶体管均为NMOS管或均为PMOS管、所述同一对驱动晶体管的源极的电位相等、所述同一对驱动晶体管的漏极中的每个分别连接一个差分信号输出端；
补偿电路包括第一补偿晶体管、第二补偿晶体管以及两个信号端，其中，第一补偿晶体管的源极与漏极短接并连接到第二补偿晶体管的栅极以及补偿电路的一个信号端，第二补偿晶体管的源极与漏极短接并连接到第一补偿晶体管的栅极以及补偿电路的另一信号端；
补偿电路的两个信号端分别直接连接到共源差分功率放大器的两个差分信号输入端，或者分别经电容联接至共源差分功率放大器的两个差分信号输入端，其中，同一补偿电路内的第一补偿晶体管和第二补偿晶体管均为NMOS管或均为PMOS管。
2.根据权利要求1所述的共源差分功率放大器，还包括第一偏置电路和第二偏置电路，所述至少一对驱动晶体管包括第一驱动晶体管和第二驱动晶体管；
第一驱动晶体管的栅极以及第二驱动晶体管的栅极分别连接至共源差分功率放大器的两个差分信号输入端，第一驱动晶体管的源极和第二驱动晶体管的源极均接地或均连接到电源端，第一驱动晶体管和第二驱动晶体管的漏极分别连接至共源差分功率放大器的两个差分信号输出端；
第一偏置电路用于确定第一驱动晶体管的直流偏置状态，第二偏置电路用于确定第二驱动晶体管的直流偏置状态；
补偿电路的两个信号端分别连接到第一驱动晶体管的栅极和第二驱动晶体管的栅极中的一者；
其中，第一驱动晶体管和第二驱动晶体管均为NMOS管或均为PMOS管，第一补偿晶体管和第二补偿晶体管均为NMOS管或均为PMOS管。
3.根据权利要求2所述的共源差分功率放大器，其特征在于，第一驱动晶体管、第二驱动晶体管均为NMOS管或均为PMOS管。
4.根据权利要求2所述的共源差分功率放大器，其特征在于，第一补偿晶体管和第二补偿晶体管均为NMOS管或均为PMOS管。
5.根据权利要求2所述的共源差分功率放大器，其特征在于，第一偏置电路和第二偏置电路均包含电流源。
6.根据权利要求2所述的共源差分功率放大器，其特征在于，第一补充晶体管和第二补偿晶体管的参数相同。
7.根据权利要求1所述的共源差分功率放大器，其特征在于，所述至少一对驱动晶体管包括第一驱动晶体管、第二驱动晶体管、第三驱动晶体管和第四驱动晶体管，其中，第一驱动晶体管和第三驱动晶体管位于所述补偿电路的一侧，第二驱动晶体管和第四按驱动晶体管位于所述补偿电路的另一侧；
第一驱动晶体管的栅极和第二驱动晶体管的栅极分别直接连接至共源差分功率放大器的两个差分信号输入端或者分别经电容联接至共源差分功率放大器的两个差分信号输入端，第一驱动晶体管的源极和第二驱动晶体管的源极均接地，第一驱动晶体管和第二驱动晶体管的漏极分别连接至共源差分功率放大器的两个差分信号输出端，第一驱动晶体管和第二驱动晶体管均为NMOS管；
第三驱动晶体管的栅极和第四驱动晶体管的栅极分别直接连接至共源差分功率放大器的两个所述差分信号输入端或者分别经电容联接至共源差分功率放大器的两个所述差分信号输入端，第三驱动晶体管的源极和第四驱动晶体管的源极均接电源端，第三驱动晶体管和第四驱动晶体管的漏极分别连接至共源差分功率放大器的两个所述差分信号输出端，第三驱动晶体管和第四驱动晶体管均为PMOS管。
8.根据权利要求7所述的共源差分功率放大器，其特征在于，同一补偿电路内的第一补偿晶体管和第二补偿晶体管均为NMOS管或均为PMOS管。
9.根据权利要求7所述的共源差分功率放大器，其特征在于，同一补偿电路内的第一补偿晶体管和第二补偿晶体管的参数相同。
10.根据权利要求1所述的共源差分功率放大器，其特征在于，补偿电路的两个信号端分别经电容联接至共源差分功率放大器的两个差分信号输入端的情况下，补偿电路的两个信号端中的每个分别经电阻连接至用于提供可调恒定电压的偏置电压端。
11.一种电子设备，其特征在于，包括根据权利要求1所述的共源差分功率放大器。
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