CN115668376A - 用于存储器装置的延迟校准振荡器 - Google Patents

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Abstract

本发明描述用于存储器装置的延迟校准振荡器的方法、系统及装置。在一些实例中，存储器装置可包含可在包含脉冲产生器的环形振荡器配置中操作(例如，用于校准操作)的延迟链。所述脉冲产生器可经配置以响应于输入信号的转换而输出脉冲信号。通过在环形振荡器的反馈回路中产生脉冲信号，所述环形振荡器可支持不依赖于整个所述延迟链中的第一转换传播遍次(例如，上升边缘传播)及响应性反向转换传播遍次(例如，下降边缘传播)两者的循环，所述循环可支持更接近地表示拟被校准的所述延迟链的方面的环形振荡器循环时间(例如，周期)。

Description

用于存储器装置的延迟校准振荡器
交叉参考
本专利申请案主张2020年5月12日申请的阿卡松(Akamatsu)的名为“用于存储器装置的延迟校准振荡器(DELAY CALIBRATION OSCILLATORS FOR A MEMORY DEVICE)”的美国专利申请案第15/930,133号的优先权，所述美国专利申请案转让给其受让人且明确地以全文引用的方式并入本文中。
背景技术
以下内容大体上涉及一或多个存储器系统，且更特定地说涉及用于存储器装置的延迟校准振荡器。
存储器装置广泛地用于在例如计算机、无线通信装置、相机、数字显示器及类似者的各种电子装置中存储信息。信息是通过使存储器装置内的存储器单元编程为各种状态来存储。举例来说，二元存储器单元可经编程为常常通过逻辑1或逻辑0指明的两个经支持状态中的一者。在一些实例中，单一存储器单元可支持两个以上状态，所述状态中的任一者可予以存储。为了存取所存储信息，装置的组件可读取或感测存储器装置中的至少一种所存储状态。为了存储信息，装置的组件可在存储器装置中写入或编程状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它者。存储器装置可为易失性的或非易失性的。即使在不存在外部电源的情况下，例如FeRAM的非易失性存储器也可维持其所存储逻辑状态历时延长的时间周期。易失性存储器装置，例如DRAM，在与外部电源断开连接时可能丢失其所存储状态。FeRAM可能够达成类似于易失性存储器的密度，但可归因于铁电电容器被用作存储装置而具有非易失性性质。
附图说明
图1示出根据如本文所公开的实例的支持用于存储器装置的延迟校准振荡器的系统的实例。
图2示出根据如本文中所公开的实例的支持用于存储器装置的延迟校准振荡器的存储器裸片的实例。
图3A及3B示出根据如本文所公开的实例的支持用于存储器装置的延迟校准振荡器的时序链的实例。
图4示出根据如本文所公开的实例的支持用于存储器装置的延迟校准振荡器的延迟组件的实例。
图5示出根据如本文所公开的实例的支持用于存储器装置的延迟校准振荡器的延迟链的实例。
图6示出根据如本文所公开的实例的支持用于存储器装置的延迟校准振荡器的信号传播的实例。
图7展示根据如本文中所公开的实例的支持用于存储器装置的延迟校准振荡器的存储器装置的框图。
图8展示根据如本文所公开的实例的示出支持用于存储器装置的延迟校准振荡器的一或多种方法的流程图。
具体实施方式
在一些存储器装置中，存取存储器单元可涉及受相应时序信号控制的各种操作，所述时序信号可通过输入信号(例如，存取命令、存取触发器)而触发或起始。为支持根据所要相对时序执行的操作，存储器装置可包含一或多个延迟链，各自具有经配置用于根据所要时序产生时序信号的延迟组件的相应集合。通过延迟组件产生的此类时序信号可被称作异步时序信号，且可具有通过一或多个延迟组件相对于输入信号的转换而延迟的转换(例如，上升边缘、下降边缘)。
延迟组件可包含在输入信号的转换与输出信号的对应转换之间强加延迟的各种电路元件。举例来说，延迟组件可包含一或多个门延迟或门延迟组件，其可与越过阈值电压的组件的输入信号与越过阈值电压的组件的输出信号之间的持续时间相关联。延迟组件还可包含其它类型的无源或有源延迟元件，例如电阻器、电容器、电流源及其类似者。在一些实例中，延迟组件可具有对制造可变性(例如，过程可变性)或操作状况可变性(例如，电压可变性、温度可变性)敏感的时序特性，使得异步时序信号还可受此类可变性影响。在各个实例中，异步时序信号的可变性可与存储器装置的不良性能相关联，或异步时序信号的可变性可有利地用于调整在不同操作状况下的存取操作时序。因此，存储器装置可包含可经配置用于调整标称延迟持续时间，或延迟持续时间的可变性(例如，相对于温度、电压或其它参数的斜率)以及其它可配置性的延迟组件。
在一些实例中，存储器装置的延迟链可在环形振荡器配置中可操作，所述环形振荡器配置可支持延迟校准操作的各种方面。举例来说，延迟链可在校准模式中操作，在所述校准模式中环形振荡器配置经循环，且计数器用于计数在校准持续时间内环形振荡器的循环的数量。在一些实例中，环形振荡器配置可通过在延迟链的反馈回路中包含反相器而支持，使得经由延迟链的每一遍次是与上升边缘传播与下降边缘传播之间的交替相关联。因此，环形振荡器信号的循环可与在整个延迟链中的两个遍次相关联，例如对应于上升边缘传播的第一遍次及响应于所述第一遍次或以其它方式在所述第一遍次之后对应于下降边缘传播的第二遍次。然而，在一些实例中，延迟链的下降边缘延迟的方面可不同于延迟链的上升边缘延迟的方面(或反之亦然)，且可与所要时序信号产生较少相关。因此，使在此配置中的延迟链环振荡器循环可对于相对于所要存取操作时序校准延迟链具有限制。
根据如本文所公开的实例，存储器装置可包含可在包含脉冲产生器的环形振荡器配置中操作的延迟链。脉冲产生器可经配置以响应于输入信号的转换而产生具有第一转换(继之以第二转换(例如，反向转换)的输出信号，其可为响应于输入信号的转换而产生脉冲信号的实例。通过在环形振荡器的反馈回路中产生脉冲信号，环形振荡器可支持不依赖于在整个延迟链中的第一信号传播遍次及响应性反向信号传播遍次两者的循环。实际上，包含脉冲信号产生的环形振荡器配置可使用在整个延迟链中的单一信号传播遍次支持循环，所述循环可支持更接近地表示拟被校准(例如，上升边缘延迟校准)的延迟链的持续时间的环形振荡器循环时间(例如，周期)。因此，通过在延迟链的环形振荡器配置中包含脉冲产生器，存储器装置可支持相关延迟持续时间的改进的校准。
本公开的特征最初在如参看图1到2所描述的存储器系统及裸片的内容背景中加以描述。本公开的特征是在如参看图3到6描述的存取操作时序图、延迟组件及相关电路系统以及环形振荡器信令的内容背景中加以描述。本公开的这些及其它特征是通过关于如参看图7及8描述的存储器装置的延迟校准振荡器的设备图及流程图进一步示出，且参考所述图进行描述。
图1示出根据如本文所公开的实例的支持存储器装置的延迟校准振荡器的系统100的实例。系统100可包含主机装置105、存储器装置110及耦合主机装置105与存储器装置110的多个通道115。系统100可包含一或多个存储器装置110，但一或多个存储器装置110的方面可在单一存储器装置(例如，存储器装置110)的内容背景下进行描述。
系统100可包含电子装置的部分，电子装置例如计算装置、移动计算装置、无线装置、图形处理装置、载具或其它系统。举例来说，系统100可示出以下各者的方面：计算机、膝上型计算机、平板计算机、智能手机、蜂窝电话、穿戴式装置、互联网连接的装置、载具控制器或其类似者。存储器装置110可为系统的可操作以存储系统100的一或多个其它组件的数据的组件。
系统100的至少数个部分可为主机装置105的实例。主机装置105可为在使用存储器来执行过程的装置内，例如在以下各者内的处理器或其它电路系统的实例：计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能手机、蜂窝电话、穿戴式装置、互联网连接的装置、载具控制器，或某其它静止或便携式电子装置，以及其它实例。在一些实例中，主机装置105可指实施外部存储器控制器120的功能的硬件、固件、软件或其组合。在一些实例中，外部存储器控制器120可被称作主机或主机装置105。
存储器装置110可为可操作以提供物理存储器地址/空间的独立装置或组件，物理存储器地址/空间可由系统100使用或参考。在一些实例中，存储器装置110可为可配置的以与一或多种不同类型的主机装置一起起作用。主机装置105与存储器装置110之间的信令可操作以支持以下各者中的一或多者：用以调制信号的调制方案、用于传达信号的各种引脚配置、用于主机装置105及存储器装置110的物理封装的各种外观尺寸、主机装置105与存储器装置110之间的时钟信令及同步、时序定则或其它因素。
存储器装置110可操作以存储主机装置105的组件的数据。在一些实例中，存储器装置110可充当对主机装置105的从属类型装置(例如，对由主机装置105经由外部存储器控制器120提供的命令做出响应并执行所述命令)。此类命令可包含以下各者中的一或多者：用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令，或其它命令。
主机装置105可包含以下各者中的一或多者：外部存储器控制器120、处理器125、基本输入/输出系统(BIOS)组件130，或其它组件，例如一或多个外围组件或一或多个输入/输出控制器。主机装置的组件可使用总线135彼此耦合。
处理器125可操作以为系统100的至少数个部分或主机装置105的至少数个部分提供控制或其它功能性。处理器125可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或这些组件的组合。在这些实例中，处理器125可为中央处理单元(CPU)、图形处理单元(GPU)、通用GPU(GPGPU)或片上系统(SoC)的实例，以及其它实例。在一些实例中，外部存储器控制器120可通过处理器125的部分来实施或为所述处理器的部分。
BIOS组件130可为包含作为固件而操作的BIOS的软件组件，所述软件组件可初始化且运行系统100或主机装置105的各种硬件组件。BIOS组件130还可管理处理器125与系统100或主机装置105的各种组件之间的数据流。BIOS组件130可包含存储于只读存储器(ROM)、快闪存储器或其它非易失性存储器中的一或多者中的程序或软件。
存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160(例如，存储器芯片)以支持所要容量或指定容量用于数据存储。每一存储器裸片160可包含本地存储器控制器165(例如本地存储器控制器165-a、本地存储器控制器165-b、本地存储器控制器165-N)及存储器阵列170(例如存储器阵列170-a、存储器阵列170-b、存储器阵列170-N)。存储器阵列170可为存储器单元的集合(例如，一或多个网格、一或多个存储单元、一或多个贴块、一或多个区段)，其中每一存储器单元可操作以存储至少一个位的数据。包含两个或多于两个存储器裸片的存储器装置110可被称作多裸片存储器或多裸片封装或多芯片存储器或多芯片封装。
装置存储器控制器155可包含可操作以控制存储器装置110的操作的电路、逻辑或组件。装置存储器控制器155可包含硬件、固件或指令，前述各者使得存储器装置110能够执行各种操作且可操作以接收、传输或执行与存储器装置110的组件相关的命令、数据或控制信息。装置存储器控制器155可操作以与外部存储器控制器120、一或多个存储器裸片160或处理器125中的一或多者通信。在一些实例中，装置存储器控制器155可结合存储器裸片160的本地存储器控制器165控制本文中描述的存储器装置110的操作。
在一些实例中，存储器装置110可从主机装置105接收数据或命令或两者。举例来说，存储器装置110可接收指示存储器装置110存储针对主机装置105的数据的写入命令或指示存储器装置110提供存储于存储器裸片160中的数据到主机装置105的读取命令。
本地存储器控制器165(例如，对于存储器裸片160为本地的)可操作以控制存储器裸片160的操作。在一些实例中，本地存储器控制器165可操作以与装置存储器控制器155通信(例如，接收或传输数据或命令或两者)。在一些实例中，存储器装置110可不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器120可执行本文中所描述的各种功能。因而，本地存储器控制器165可操作以与装置存储器控制器155通信、与其它本地存储器控制器165通信，或直接与外部存储器控制器120或处理器125或其组合通信。可包含于装置存储器控制器155或本地存储器控制器165或两者中的组件的实例可包含用于接收信号(例如，从外部存储器控制器120)的接收器、用于传输信号(例如，到所述外部存储器控制器120)的发射器、用于解码或解调接收的信号的解码器、用于编码或调制待传输的信号的编码器，或用于支持装置存储器控制器155或本地存储器控制器165或两者的所描述操作的各种其它电路或控制器。
外部存储器控制器120可操作以启用信息、数据或命令中的一或多者在系统100或主机装置105的组件(例如，处理器125)与存储器装置110之间的通信。外部存储器控制器120可转换或转译在主机装置105的组件与存储器装置110之间所交换的通信。在一些实例中，外部存储器控制器120或系统100或主机装置105的其它组件，或其在本文中描述的功能可通过处理器125来实施。举例来说，外部存储器控制器120可为硬件、固件或软件，或通过处理器125或系统100或主机装置105的其它组件实施的某组合。尽管外部存储器控制器120描绘为在存储器装置110外部，但在一些实例中，外部存储器控制器120或其在本文中描述的功能可通过存储器装置110的一或多个组件(例如，装置存储器控制器155、本地存储器控制器165)实施，或反之亦然。
主机装置105的组件可使用一或多个通道115与存储器装置110交换信息。通道115可操作以支持外部存储器控制器120与存储器装置110之间的通信。每一通道115可为在主机装置105与存储器装置之间携载信息的传输媒体的实例。每一通道115可包含在与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如，导体)。信号路径可为可操作以携载信号的导电路径的实例。举例来说，通道115可包含第一端子，所述第一端子包含在主机装置105处的一或多个引脚或衬垫，及存储器装置110处的一或多个引脚或衬垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可操作以充当通道的部分。
通道115(及关联信号路径及端子)可专用于传达一或多种类型的信息。举例来说，通道115可包含一或多个命令及地址(CA)通道186、一或多个时钟信号(CK)通道188、一或多个数据(DQ)通道190、一或多个其它通道192或其组合。在一些实例中，信令可使用单一数据速率(SDR)信令或双数据速率(DDR)信令在通道115上传达。在SDR信令中，信号的一个调制符号(例如，信号电平)可经注册历时每一时钟循环(例如，在时钟信号的上升或下降边缘上)。在DDR信令中，信号的两个调制符号(例如，信号电平)可经注册历时每一时钟循环(例如，在时钟信号的上升边缘及下降边缘两者上)。
在一些实例中，存取存储器阵列170的存储器单元可涉及受相应时序信号控制的各种操作，相应时序信号可通过输入信号(例如，从主机装置105接收到或在存储器装置110处产生的存取命令)触发或起始。为支持根据所要相对时序执行的操作，存储器装置110(例如，装置存储器控制器155、本地存储器控制器165)可包含一或多个延迟链，各自具有经配置用于根据所要时序产生时序信号的延迟组件的相应集合。通过延迟组件产生的此类时序信号可被称作异步时序信号(例如，与时钟信号异步，例如在CK通道上输送的时钟信号或在存储器装置110或存储器裸片160处产生的时钟信号)，且可具有通过一或多个延迟组件相对于输入信号的转换而延迟的转换(例如，上升边缘、下降边缘)。
延迟组件可包含在输入信号的转换与输出信号的对应转换之间强加延迟的各种电路元件。在一些实例中，延迟组件可具有对制造可变性(例如，过程可变性)或操作状况可变性(例如，来自主机装置105的电压供应的可变性、存储器装置110或存储器裸片160的电压调节器的可变性、由存储器装置110经历的操作或环境温度可变性)敏感的时序特性，使得异步时序信号还可受此类可变性影响。在一些情况下，异步时序信号的可变性可与存储器装置110或系统100整体的不良性能相关联，不良性能包含减少的读取裕度、增加的读取或写入错误、支持时序或信令不确定性的较长的时延，以及其它。在一些情况下，异步时序信号的可变性可有利地用于调整时序信号之间的延迟以补偿与存取存储器单元有关的物理现象，例如电阻率的变化、载流子迁移率的变化，或在不同操作状况下信号发生特性的变化。因此，存储器装置110或存储器裸片160可包含可经配置用于调整标称延迟持续时间，或延迟持续时间的可变性(例如，相对于温度、电压或其它参数的斜率)以及其它可配置性的延迟组件。根据如本文所公开的实例，存储器装置110或存储器裸片160可包含可在包含脉冲产生器的环形振荡器配置中操作的延迟链，其可支持相关延迟持续时间的经改进校准。
图2示出根据如本文中所公开的实例的支持用于存储器装置的延迟校准振荡器的存储器裸片200的实例。存储器裸片200可为参看图1描述的存储器裸片160的实例。在一些实例中，存储器裸片200可被称作存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含一或多个存储器单元205，所述一或多个存储器单元可各自为编程的以存储不同逻辑状态(例如，经编程到一组两个或两个以上可能状态中的一者)。举例来说，存储器单元205可操作以每次存储一个位的信息(例如，逻辑0或逻辑1)。在一些实例中，存储器单元205(例如，多层级存储器单元)可操作以每次存储一个以上位的信息(例如，逻辑00、逻辑01、逻辑10、逻辑11)。在一些实例中，存储器单元205可布置成阵列，例如参看图1描述的存储器阵列170。
存储器单元205可在电容器中存储表示可编程状态的状态(例如，极化状态或介电电荷)。在FeRAM架构中，存储器单元205可包含电容器240，所述电容器包含用以存储可编程状态的电荷及/或极化表示的铁电材料。存储器单元205可包含逻辑存储组件，例如电容器240及开关组件245。电容器240可为铁电电容器的实例。电容器240的第一节点可与开关组件245耦合，且电容器240的第二节点可与板线220耦合。开关组件245可为晶体管或在两个组件之间选择性地建立或解除建立电子通信的任何其它类型的开关装置的实例。
存储器裸片200可包含以图案，例如类栅格图案布置的存取线(例如，字线210、数字线215及板线220)。存取线可为与存储器单元205耦合的导线，且可用以对存储器单元205执行存取操作。在一些实例中，字线210可被称作行线。在一些实例中，数字线215可被称作列线或或位线。对存取线、行线、列线、字线、数字线、位线或板线或其类似物的参考是可互换的，而不会损害理解或操作。存储器单元205可定位于字线210、数字线215及/或板线220的相交点处。
可通过激活或选择例如字线210、数字线215及/或板线220的存取线对存储器单元205执行例如读取及写入的操作。通过偏压字线210、数字线215及板线220(例如，将电压施加到字线210、数字线215或板线220)，可在其相交点处存取单个存储器单元205。激活或选择字线210、数字线215或板线220可包含将电压施加到相应线。
存取存储器单元205可经由行解码器225、列解码器230及板驱动器235控制。举例来说，行解码器225可从本地存储器控制器265接收行地址，且基于所接收行地址激活字线210。列解码器230从本地存储器控制器265接收列地址并基于所接收列地址激活数字线215。板驱动器235可从本地存储器控制器265接收板地址并基于所接收板地址激活板线220。
选择或取消选择存储器单元205可通过激活或取消激活开关组件245来实现。电容器240可使用开关组件245与数字线215电子通信。举例来说，当取消激活开关组件245时，电容器240可与数字线215隔离，且当激活开关组件245时，电容器240可与数字线215耦合。
字线210可为与存储器单元205电子通信的用以对存储器单元205执行存取操作的导线。在一些架构中，字线210可与存储器单元205的开关组件245的栅极电子通信且可经操作以控制所述存储器单元的开关组件245。在一些架构中，字线210可与存储器单元205的电容器的节点电子通信且存储器单元205可不包含开关组件。
数字线215可为将存储器单元205与感测组件250连接的导线。在一些架构中，存储器单元205可在存取操作的部分期间与数字线215选择性地耦合。举例来说，字线210及存储器单元205的开关组件245可操作以将存储器单元205的电容器240与数字线215耦合及/或隔离。在一些架构中，存储器单元205可与数字线215电子通信(例如恒定)。
板线220可为与存储器单元205电子通信的用以对存储器单元205执行存取操作的导线。板线220可与电容器240的节点(例如，单元底部)电子通信。板线220可在存储器单元205的存取操作期间与数字线215协作以偏压电容器240。
感测组件250可确定存储于存储器单元205的电容器240上的状态(例如，极化状态或电荷)，并基于检测到的状态确定存储器单元205的逻辑状态。感测组件250可包含一或多个感测放大器以放大存储器单元205的信号输出。感测组件250可将横越数字线215从存储器单元205接收到的信号与参考信号255(例如参考电压)进行比较。存储器单元205的所检测逻辑状态可经提供为感测组件250的输出(例如，到输入/输出260)，且可指示检测到的逻辑状态到包含存储器裸片200的存储器装置110的另一组件。
本地存储器控制器265可经由各种组件(例如，行解码器225、列解码器230、板驱动器235及感测组件250)控制存储器单元205的操作。本地存储器控制器265可为参看图1所描述的本地存储器控制器165的实例。在一些实例中，行解码器225、列解码器230及板驱动器235以及感测组件250中的一或多者可与本地存储器控制器265共置。本地存储器控制器265可操作以从一或多个不同存储器控制器(例如，与主机装置105相关联的外部存储器控制器120、与存储器裸片200相关联的另一控制器)接收命令或数据中的一或多者，将命令或数据(或两者)转译成可由存储器裸片200使用的信息，对存储器裸片200执行一或多个操作，且基于执行一或多个操作而将数据从存储器裸片200传达到主机装置105。本地存储器控制器265可产生行信号及列地址信号以激活目标字线210、目标数字线215及目标板线220。本地存储器控制器265还可产生且控制在存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文所论述的经施加电压或电流的振幅、形状或持续时间可经改变且可针对操作存储器裸片200中论述的各种操作而不同。
本地存储器控制器265可操作以对存储器裸片200的一或多个存储器单元205执行一或多个存取操作。存取操作的实例可包含写入操作、读取操作、刷新操作、预充电操作或激活操作外加其它。在一些实例中，存取操作可响应于各种存取命令(例如，从主机装置105)通过本地存储器控制器265执行或通过本地存储器控制器以其它方式协调。本地存储器控制器265可操作以执行此处未列出的其它存取操作或与存储器裸片200的操作相关的其它操作，所述其它操作并非与存取存储器单元205直接相关。
本地存储器控制器265可操作以对存储器裸片200的一或多个存储器单元205执行写入操作(例如，编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所要逻辑状态。本地存储器控制器265可识别执行写入操作所针对的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205耦合的目标字线210、目标数字线215及目标板线220。本地存储器控制器265可激活目标字线210、目标数字线215及目标板线220(例如，将电压施加到字线210、数字线215或板线220)以存取目标存储器单元205。本地存储器控制器265可在写入操作期间施加特定信号(例如，写入脉冲)到数字线215以将特定状态(例如，电荷)存储于存储器单元205的电容器240中。用作写入操作的部分的脉冲可包含持续时间上的一或多个电压电平。
本地存储器控制器265可操作以对存储器裸片200的一或多个存储器单元205执行读取操作(例如，感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。本地存储器控制器265可识别执行读取操作所针对的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205耦合的目标字线210、目标数字线215及目标板线220。本地存储器控制器265可激活目标字线210、目标数字线215及目标板线220(例如，将电压施加到字线210、数字线215或板线220)以存取目标存储器单元205。目标存储器单元205可响应于使存取线偏压而将信号传送到感测组件250。感测组件250可放大信号。本地存储器控制器265可激活感测组件250(例如，锁存感测组件)，且由此比较从存储器单元205接收的信号与参考信号255。基于所述比较，感测组件250可确定存储于存储器单元205上的逻辑状态。
在一些实例中，存取存储器单元205可涉及受相应时序信号控制的各种操作，所述时序信号可通过输入信号触发或起始。为支持根据所要相对时序执行的操作，本地存储器控制器265或存储器裸片200的其它组件可包含一或多个延迟链，各自具有经配置用于根据所要时序产生时序信号的延迟组件的相应集合。此类时序信号可被称作异步时序信号，且可具有通过一或多个延迟组件相对于输入信号的转换而延迟的转换。存储器裸片200可包含可经配置用于调整标称延迟持续时间，或延迟持续时间对操作状况的可变性或灵敏度(例如，相对于温度、电压或其它参数的斜率)以及其它可配置性的延迟组件。
存储器裸片200的延迟链可在环形振荡器配置中可操作，所述环形振荡器配置可支持延迟校准操作的各种方面。举例来说，延迟链可在校准模式中操作，在校准模式中环形振荡器配置经循环，且计数器(例如，存储器裸片200或包含存储器裸片200的存储器装置的计数器、包含于存储器裸片200中或与存储器裸片200分开的校准组件的计数器)用于计数在校准持续时间上环形振荡器的循环的数量。环形振荡器可包含经配置以产生具有第一转换(继之以第二转换(例如，反向转换))的输出信号的脉冲产生器，所述输出信号可响应于输入信号的单一转换。通过在环形振荡器的反馈回路中产生脉冲信号，环形振荡器可使用在整个延迟链中的单一信号传播遍次支持循环，所述循环可支持更接近地表示拟被校准(例如，以支持上升边缘延迟校准)的延迟链的持续时间的环形振荡器循环时间(例如，周期)。
图3A及3B根据如本文所公开的实例分别示出支持存储器装置的延迟校准振荡器的时序链300-a及300-b。时序链300-a及300-b可为支持存储器装置110处的不同类型存取操作的时序链的实例，且可示出延迟线的简化链。举例来说，时序链300-a可示出激活操作或读取操作(例如，响应于从主机装置105(作为行地址选通延迟链)接收到的激活命令，例如ACT命令)的方面，且时序链300-b可示出预充电操作或回写操作(例如，响应于从主机装置105接收到的预充电命令，例如PRE命令)的方面。时序链300-a及300-b是出于说明的目的，且存储器装置110可配置有用于以不同方式配置的激活操作或预充电操作的时序链300，且存储器装置110可经配置以支持任何数量个时序链300，其支持各种不同类型存取操作。
时序链300-a及300-b中的每一者包含可响应于输入信号310(例如，存取命令、存取操作起始信号)而执行的相应操作305(例如，阶段)。相应第一操作305可在接收到输入信号310之后的初始时间或与接收到输入信号310同时地执行或起始，所述初始时间可表示为给定时序链的时间t0。其它操作305可在比t0稍后的时间(例如，延迟时间)执行或起始，所述时间可支持操作305自身的完成，或允许操作305的信号稳定的持续时间，以及其它目的。举例来说，时序链300-a的操作305-a可根据相对于先前操作305-a的执行或起始的延迟d1到d8而执行或起始。时序链300-b的操作305-b可根据相对于先前操作305-b的执行或起始的延迟d9到d12而执行或起始。
在一个实例中，对应于时序链300-a的存取操作可包含响应于存取命令(例如，与输入信号310-a相关联)执行的十三个子操作或阶段(例如，操作305-a-1到305-a-13)。在其中对应于时序链300-a的存取操作为激活操作或其它读取操作的一实例中，操作305-a可包含例如以下各者的操作：断开存储器单元205的行、激活字线210、通过列解码器230激活存储器单元205的列或以其它方式选择存储器单元205的列、偏压板线220或以其它方式激活板线220(例如，经由板驱动器235)、充电或增强放大电容器或以其它方式激活支持检测由存储器单元205存储的逻辑状态的信号发生电路系统、输送发生的信号到(例如，感测组件250的)感测放大器、隔离感测放大器与信号或参考线，或锁存感测放大器处的比较的结果，以及可支持激活或其它读取操作的其它操作。其中对应于时序链300的存取操作为激活操作或其它读取操作的其它实例可具有比十三个操作更多或更少的操作。
在另一实例中，对应于时序链300-b的存取操作可包含响应于存取命令(例如，与输入信号310-b相关联)执行的五个子操作或阶段(例如，操作305-b-a到305-b-5)。在其中对应于时序链300-b的存取操作为预充电操作或其它写入操作的实例中，操作305-b可包含例如以下各者的操作：偏压数字线215或以其它方式激活数字线215(例如，经由列解码器230)、偏压板线220或以其它方式激活板线220(例如，经由板驱动器235)、取消激活字线210、闭合存储器单元205的行或使电压源或存储器裸片的其它组件解耦或空闲以及可支持激活或其它读取操作的其它操作。其中对应于时序链300的存取操作为预充电操作或其它写入操作的其它实例可具有比五个操作更多或更少的操作。
为支持时序链300的操作305的时序或序列，存储器裸片200可产生对应于操作305及介入延迟中的每一者的时序信号。时序链300的操作305的时序信号可指起始信号的上升边缘、起始信号的下降边缘或某一其它转换或信号状态。可至少部分地基于对应于相应时序链300并具有延迟组件的集合的延迟链产生时序信号，延迟组件的集合相对于输入信号的转换而延迟输出信号的转换(例如，输入信号的上升边缘与输出信号的上升边缘之间的延迟、输入信号的下降边缘与输出信号的下降边缘之间的延迟)。举例来说，时序链300-a可与对应延迟链相关联，其中一或多个延迟组件的第一集合可与产生用于起始相对于操作305-a-1的时序信号或起始具有延迟d1的操作305-a-2的时序信号相关联，一或多个延迟组件的第二集合可与产生用于起始相对于操作305-a-2的时序信号或起始具有延迟d2的操作305-a-3的时序信号相关联，等等。时序链300-b可与不同于时序链300-a的延迟链的对应延迟链相关联，其中一或多个延迟组件的第一集合可与产生用于起始相对于操作305-b-1的时序信号或起始具有延迟d9的操作305-b-2的时序信号相关联，一或多个延迟组件的第二集合可与产生用于起始相对于操作305-b-2的时序信号或起始具有延迟d10的操作305-b-3的时序信号相关联，等等。
在一些实例中，通过存储器裸片200执行的存取操作可具有温度依赖性，所述温度依赖性基于相关温度使某些支持操作花费较长或较短持续时间来完成。举例来说，存取线(例如，字线210、数字线215、板线220)的电阻可随温度一起增加，使得经由存取线的电荷转移或电流流动可在相对较高温度下较慢或以其它方式减少且在相对较低温度下较快或以其它方式增加。在另一实例中，晶体管的载流子迁移率可随温度一起减少，使得横越晶体管的电荷转移或电流流动(例如，漏极电流)可在相对较高温度下较慢且在相对较低温度下较快。另外或替代地，减少的载流子迁移率可与经由晶体管的导电路径的相对较慢激活(例如，相对较慢开关、相对较长激活时间常数)相关联，使得横越晶体管的电荷转移或电流流动可在相对较高温度下更缓慢发生且在相对较低温度下更快速发生。在一些实例中，与存取存储器单元相关联的信号发生操作可取决于操作温度。举例来说，铁电存储器单元架构可支持在高温下读取信号的相对较快或较强发生，且因此读取信号发生持续时间可经配置以在较高温度下相对较短。在另一实例中，材料存储器单元架构可支持在高温下材料状态的相对较快变化，且因此写入持续时间可经配置以在较高温度下相对较短。因此，出于这些或其它原因，存储器裸片200可经配置以根据状况相依持续时间执行存取操作的不同部分，所述存取操作的不同部分可通过可至少部分地基于相关操作状况(例如，支持温度相依延迟持续时间、电压相依延迟持续时间)而操作的延迟组件支持。在一些实例中，延迟组件可经配置以响应于操作状况的变化而最小化或去除延迟持续时间的可变性。
在一些实例中，存储器裸片200可采用支持与温度成比例(例如，与温度成正比、与绝对温度成正比(PTAT))的延迟或持续时间的延迟组件以产生时序链300的时序信号。PTAT延迟组件可适合于支持存取操作的一些部分的时序，所述一些部分例如受随升高的温度而发生的电阻增加、随升高的温度而发生的晶体管载流子迁移率减小及其它现象影响的存取操作的那些部分。在此类实例中，PTAT延迟组件可针对在相对较高温度下存取操作的一部分支持相对较长持续时间，及针对在相对较低温度下存取操作的部分支持相对较短持续时间。尽管PTAT延迟组件可支持与温度成比例(例如，根据持续时间＝k*温度关系)的存取操作持续时间，但PTAT延迟组件可大体经配置以支持在第一温度下的相应第一延迟及在高于第一温度的第二温度下的比第一持续时间长的相应第二延迟。此延迟组件可与温度有任何有关正相关
在一些实例中，存储器裸片200可采用支持与温度成反比(例如，与绝对温度成反比(CTAT))的延迟或持续时间的延迟组件以产生存储器裸片200的时序信号。CTAT延迟组件可适合于支持存取操作的一些部分的时序，所述一些部分例如在高温下更快速发生的存取操作的那些部分(例如，对铁电存储器单元执行的读取操作的信号发生部分)。在此类实例中，CTAT延迟组件可针对在相对较高温度下点存取操作的一部分支持相对较短持续时间，及针对在相对较低温度下的存取操作的部分支持相对较长持续时间。尽管CTAT延迟组件可支持与温度成反比(例如，根据持续时间＝k/温度关系)的存取操作持续时间，但CTAT延迟组件可大体经配置以支持在第一温度下的相应第一延迟及在高于第一温度的第二温度下的比第一持续时间短的相应第二延迟。此延迟组件可与温度有任何有关逆或负相关。
对应于时序链300的延迟链或其某一部分可在环形振荡器配置中是可操作的，所述环形振荡器配置可支持时序信号或延迟校准操作的各种方面。举例来说，与时序链300-a的延迟d1、d2及d3相关联的一或多个延迟组件的集合可与第一校准链315-a相关联，且与时序链300-b的延迟d9相关联的一或多个延迟组件的集合可与第二校准链315-b相关联。根据如本文所公开的实例，对应于校准链315-a或校准链315-b的延迟链可在包含脉冲产生器的环形振荡器配置(其可支持更接近地表示拟被校准的延迟链的持续时间(例如，上升边缘延迟持续时间)的环形振荡器循环时间(例如，周期))中操作。
在一些实例中，延迟d1、d2、d3、d8及d12的持续时间可与温度成比例，如通过对应PTAT延迟组件所支持。因此，第一校准链315-a可为支持与时序链300-a或时序链300-b相关联的任何一或多个PTAT延迟组件(包含(但不限于)对应于延迟d1、d2及d3的PTAT延迟组件)的校准的PTAT校准链315。换句话说，在一些实例中，PTAT校准链315-a可用以校准对应于延迟d1、d2、d3、d8及d12中的任一或多者的延迟组件。在一些实例中，其它延迟(例如，延迟d4到d7)可与温度成反比，如通过对应CTAT延迟组件所支持，所述对应CTAT延迟组件可至少部分地基于CTAT校准链315而校准。
在一些实例中，延迟d9的持续时间可与温度成反比，如通过CTAT延迟组件所支持。因此，第二校准链315-b可为支持与时序链300-a或时序链300-b相关联的任何一或多个CTAT延迟组件(包含(但不限于)对应于延迟d9的CTAT延迟组件)的校准的CTAT校准链315。在一些实例中，其它延迟(例如，延迟d10到d12)可与温度成比例，如通过对应PTAT延迟组件所支持，所述对应PTAT延迟组件可至少部分地基于PTAT校准链315(例如，PTAT校准链315-a)而校准。
图4示出根据如本文所公开的实例的支持用于存储器装置的延迟校准振荡器的延迟组件405的实例。延迟组件405可包含于延迟链中的一或多个延迟组件405的集合中，所述延迟链可对应于用于操作存储器裸片200的一或多个时序链300。延迟组件405可产生具有相对于输入信号410的转换延迟的转换的输出信号415。举例来说，在接收到输入信号410的上升或下降边缘之后某一持续时间(例如，延迟持续时间)处，延迟组件405可产生输出信号415的上升或下降边缘。在一些情况下，输出信号415可经提供到存储器裸片200的一或多个组件以支持起始操作305或存取操作的阶段。另外或替代地，在一些情况下，输出信号415可经提供到延迟链中的另一延迟组件405(例如，作为到其它延迟组件405的输入信号410)，以支持存储器裸片200累积操作305之间的延迟，或用于后续操作305。
延迟组件405的延迟持续时间可至少部分地基于延迟组件405的无源电路元件的时间常数或其它延迟性质，其中的一或多者可为可配置的(例如，响应于校准或配置操作或以其它方式至少部分地基于所述校准或配置操作)。延迟组件405可支持用于可配置的延迟持续时间的各种技术。在一个实例中，延迟组件405可包含可配置的阻抗420，其可支持调整标称或基准延迟持续时间。另外或替代地，延迟组件405可包含可配置的斜率430，其可支持调整斜率或延迟持续时间与操作状况之间的其它关系，例如调整延迟对温度的斜率或其它可变性，或调整延迟对操作电压的斜率或其它可变性，以及其它调整。
延迟组件405的校准或配置可通过各种信令或编程技术支持。举例来说，延迟组件405可经提供有阻抗校准信号425或斜率校准信号中的一者或两者。在一些实例中，可配置的阻抗420可包含可选择元件的集合或以另外可配置的元件，其中元件可包含电阻器、电容器或电流源。阻抗校准信号425可用以调整可配置的阻抗420的时间常数性能，其通过选择地调整可配置的阻抗而缩短或延长延迟持续时间。在另一实例中，可配置的斜率430可包含晶体管的网络，且斜率校准信号435可经施加到晶体管的至少一子集的栅极以修改晶体管的子集的操作点或状况(例如，在线性或饱和区中)以增加或减少延迟组件405对操作温度或操作电压的灵敏度(例如，比例关系)。在另一实例中，可配置的斜率430可包含在并行布置中操作的晶体管的阵列，且斜率校准信号435可经施加以经由阵列的一或多个晶体管选择地启用或停用信号路径以经由阵列修改净导电性以增加或减少延迟组件405对操作温度或操作电压的灵敏度(例如，反比关系)。
阻抗校准信号425或斜率校准信号435可支持可配置性的各种技术。在一个实例中，阻抗校准信号425或斜率校准信号435中的一者或两者可经提供为一或多个位的码信号，其可通过存储或存取校准参数(例如，如在校准操作期间设定或界定的修整参数，其可为存储一或多个延迟组件405的配置的一个实例)的中央控制器(例如，本地存储器控制器265、装置存储器控制器155)提供。在另一实例中，阻抗校准信号425或斜率校准信号435中的一者或两者可指设定在可配置的阻抗420或可配置的斜率430处的一或多个熔融或反熔融的状态的一次性编程信号，所述状态可为存储一或多个延迟组件405的配置的另一实例。在另一实例中，此类熔融或反熔融可在本地存储器控制器265或装置存储器控制器155处执行，且可用于支持经提供到延迟组件405的信令。
在一些实例中，延迟组件405可经配置以具有不同于另一转换方向上的延迟持续时间的一个转换方向的延迟持续时间。举例来说，输入信号410与输出信号415的上升边缘之间的延迟相对地可比输入信号410与输出信号的下降边缘之间的延迟长。在一些情况下，上升边缘之间的延迟可基于时间常数性能(例如，与电阻及电容(RC)阻抗相关)，且下降边缘之间的延迟可基于晶体管栅极性能(例如，栅极延迟的数量)。在一些情况下，上升边缘之间的延迟可独立于下降边缘之间的延迟而可配置。举例来说，上升边缘之间的延迟可指示操作305的起始时序，而下降边缘之间的延迟可不指示操作305的起始时序。因此，校准下降边缘延迟可不是关键的，使得延迟组件405可经配置以支持上升边缘延迟的校准，而非下降边缘延迟的校准。
图5示出根据如本文所公开的实例的支持用于存储器装置的延迟校准振荡器的延迟链500的实例。延迟链500包含可支持用于存取存储器阵列170的时序信号的产生的延迟组件405-a的集合。在一些实例中，延迟链500可对应于如参看图3A或3B描述的校准链315，且因此可与用于存取操作(例如，ACT操作、PRE操作)的时序链300的操作305的子集相关联。延迟链500可对应于PTAT校准链315或CTAT校准链315。
延迟链500包含N个延迟组件405-a的集合，但根据所公开实例的延迟链500可包含任何数量的一或多个延迟组件405。延迟链500包含可接收输入信号IN的输入节点505，及可产生相对于输入信号延迟的输出信号OUT的输出节点510。在一些实例中，输入信号可指存取命令信号(例如，来自主机装置105、来自装置存储器控制器155)，或响应于存取命令以其它方式在存储器装置110或存储器裸片200处产生的时序信号。在一些实例中，输出信号可指存取时序信号(例如，用于起始操作305)，或可指经提供到在校准链315外部的后续延迟组件405或延迟链或其部分的时序信号，所述校准链支持时序链300的一或多个不同操作305。
延迟链500可在环形振荡器配置中操作，所述环形振荡器配置可通过开关组件515启用。举例来说，当信号OSCEn经启用时，来自节点M(例如，延迟链500或环形振荡器配置的第二节点)及经由脉冲组件525经由节点P的反馈可经由开关组件515(例如，在节点A、延迟链500或环形振荡器配置的第一节点处)返回到第一延迟组件405-a-1。当信号OSCEn停用时，经由节点P的反馈可经停用(例如，停用或抑制脉冲组件的输出在节点A处产生或输送到节点A)。因此，信号OSCEn可与在本机模式(例如，用于产生时序信号以起始操作305)与振荡器模式(例如，支持一或多个延迟组件405的校准，所述延迟组件可包含延迟链500的延迟组件405-a或在延迟链500外部的其它延迟组件405)之间切换延迟链500相关联。
脉冲组件525可耦合于节点M与节点A之间，且可经配置以在节点M处的信号中的转换(例如，信号转换方向，例如上升边缘或下降边缘任一者)后产生脉冲信号。举例来说，在节点M处的信号的上升边缘，或节点M处的电压以其它方式满足阈值电压后，脉冲组件525可产生节点P处的脉冲信号，其可包含节点P处的下降边缘继之以节点P处的上升边缘。在一些实例中，脉冲组件525可被称作单触发脉冲组件。脉冲信号可经配置有特定脉冲宽度，例如七门单触发脉冲，其可有效重设环形振荡器信令。
当在环形振荡器配置中操作(例如，用于校准操作)时，环形振荡器的循环的数量(对应于信号Osc的循环的数量)可由计数器530计数或累积。在各个实例中，计数器530可为包含延迟链500的存储器裸片200的组件，或计数器530可为与此存储器裸片200通信的存储器装置110或主机装置105的组件，或计数器530可为以其它方式与延迟链500通信的外部校准装置的组件。计数器530可为具有根据位的数量的经配置容量的按位计数器(例如，具有用以计数环形振荡器配置的512个循环的容量的10位计数器)。在一些实例中，计数器530的容量可对应于在经配置校准持续时间内预期的循环的数量。
延迟组件405-a个别地或整体上可与支持给定时序链300的目标延迟持续时间相关联。因此，在一些实例中，延迟链500的环形振荡器配置可在校准持续时间内循环，且校准持续时间可由经计数的循环的数量除以确定与延迟组件405-a-1到405-a-n相关联的实际延迟。实际延迟可与目标延迟持续时间相比较以识别延迟组件405-a中的一或多者是否应被校准或重配置。如果实际延迟持续时间太长，或循环的环形振荡器的太少计数在计数器530处累积，那么延迟组件405-a中的一或多者可以缩短相应延迟的方式(例如，经由阻抗校准信号425)校准。如果实际延迟持续时间太短，或循环的环形振荡器的过多计数在计数器530处累积，那么延迟组件405-a中的一或多者可以延长相应延迟的方式校准。此过程可在其它操作状况下重复以识别相对于操作状况的实际斜率，且基于与相对于操作状况的目标斜率的比较，延迟组件405-a中的一或多者可以增加或减少延迟持续时间相对于操作状况的斜率的方式(例如，经由斜率校准信号435)校准。延迟组件405-a-1到405-a-n可经调整或重配置直到相对于操作状况的循环的数量，或延迟持续时间，或可变性匹配目标或最低限度地与所述目标分开为止。
在一些实例中，在输出节点510处的时序信号可至少部分地基于脉冲迟延复制组件540产生，所述脉冲迟延复制组件可复制或估算通过脉冲组件525引入的延迟。举例来说，当延迟链500在用于校准操作的环形振荡器配置中操作时，环形振荡器的循环可包含与脉冲组件525相关的额外负担持续时间。为补偿此类额外负担，脉冲延迟复制组件540可经包含以在产生与操作305相关联的时序信号时补偿此额外负担。然而，在一些实例中(例如，当与脉冲组件525相关联的额外负担相对较小时)，脉冲迟延复制组件540可省去，在此情况下输出节点510的信号可等效于在节点M处的信号。
图6示出根据如本文所公开的实例的支持用于存储器装置的延迟校准振荡器的信号传播600的实例。信号传播600可示出在使在环形振荡器配置中的延迟链500循环时在延迟链500的各个节点处的信令。
信号传播600可以施加到输入节点505的正输入信号IN起始，且环形振荡器配置在切换节点520处通过施加正信号OSCEn启用。因此，上升边缘可在节点A处作为到延迟组件405-a-1的输入信号410产生。上升边缘可通过在节点B处的延迟组件405-a-1作为延迟组件405-a-1的输出信号415来产生，所述输出信号与节点A处的上升边缘相比具有相对延迟。上升边缘的传播可作为延迟组件405-a-n的输出信号415类似地穿过延迟组件405-a-2到405-a-n到节点M。上升边缘经由延迟链的延迟组件405-a的传播可与上升边缘延迟传播610-a相关联。
响应于节点M处的上升边缘(例如，与到脉冲组件525的输入相关联)，脉冲组件525可在节点P处产生脉冲信号615-a(例如，单触发脉冲)。在信号传播600的实例中，脉冲信号615可包含响应于在节点M处的上升边缘或在节点M处的信号另外满足阈值，在节点P处的下降边缘继之以节点P处的上升边缘。脉冲组件525可经配置以产生具有脉宽(例如某一数量的门延迟(例如，七个门延迟)的脉宽)的脉冲信号。脉冲信号615-a可穿过开关组件515，其可不强加显著延迟，且传播脉冲信号可在计数器530处作为信号Osc接收，计数器530可基于信号Osc的上升边缘、下降边缘或其组合增加累积计数。
传递到节点A的脉冲信号的下降边缘可经由具有与下降边缘延迟传播620-a相关联的连续下降边缘延迟的延迟组件405-a-1到405-a-n传播，当延迟组件405-a经配置有比下降边缘延迟长的上升边缘延迟时，与上升边缘延迟传播610相比，所述下降边缘延迟传播可为更快的传播。传递到节点A的脉冲信号的上升边缘还可经由具有与另一上升边缘延迟传播610-b相关联的连续上升边缘延迟的延迟组件405-a-1到405-a-n传播，从而使脉冲组件525产生另一脉冲信号615-b。信号传播的这些方面可在其中使环形振荡器配置循环的持续时间期间继续，从而支持计数器530累积对应于在循环期间产生的脉冲信号615的数量的某一计数数量。
通过包含用以产生脉冲信号615的脉冲组件525，延迟链500的环形振荡器配置可支持延迟链500的更准确校准(例如，用于校准延迟组件405-a的上升边缘延迟，其可与用于根据时序链300起始操作305的时序信号的准确度更有关)。举例来说，如果脉冲组件525被省去(例如，且用在替代环形振荡器配置中的反相器替换)，那么来自节点M的反馈信号中的转换(例如节点M处的上升边缘)可需要经反相及经由延迟组件405-a(例如，在重设路径中)反向传递以完成环形振荡器的循环。在此情况下，信号传播可在产生后续上升边缘(例如，在节点A处)之前累积下降边缘延迟，其可不与产生用于操作305的时序信号相关联的上升边缘延迟的校准更有关。在一个实例中，延迟组件405-a可与4门下降边缘延迟相关联，使得省去脉冲组件525的替代环形振荡器配置可累积每振荡器循环4*N+1门延迟的额外负担延迟，其可损害用于校准上升边缘延迟的粒化。因此，脉冲组件525可有利地包含于延迟链500的环形振荡器配置中以有效地重设环形振荡器，并减小或去除与延迟组件405-a的下降边缘延迟相关联的额外负担。
在一些实例中，包含脉冲组件525可不完全去除延迟额外负担(例如，与上升边缘延迟不相关的延迟拟被校准)。举例来说，当脉冲组件525经配置以产生具有7门延迟的脉宽的脉冲信号时，那些7门延迟可表示与延迟组件405的上升边缘延迟的校准相关的额外负担。通过脉冲组件525引发的此额外负担可大致上低于通过省去脉冲组件525的环形振荡器配置中的下降边缘延迟引入的额外负担。然而，考虑用于产生对应于操作305的时序信号的脉冲组件525的此类额外负担可更有利。
如延迟链500的实例中所示出，脉冲迟延复制组件540可包含于环形振荡器配置的节点和与产生用于起始操作305的时序信号相关联的节点之间。举例来说，脉冲延迟复制组件540可耦合于节点M与输出节点510之间，且可经配置以产生相对于输入信号(例如，在节点M处)具有延迟的输出信号(例如，OUT)，所述延迟等于或以其它方式接近通过脉冲组件525引入的延迟。因此，通过包含脉冲延迟复制组件540，延迟链500可经配置以产生相对于输入信号(例如，IN，或在节点A处的信号)具有本机延迟630的输出信号OUT，所述本机延迟等于环形振荡器配置的周期(例如，信号Osc的周期)，由此补偿可与脉冲组件525相关的环形振荡器配置的延迟额外负担。
在一些实例中，所述延迟链500的其它节点可支持产生用于起始操作305的时序信号。举例来说，当延迟链500与参看图3A描述的校准链315-a相关联时，节点B可与产生用以起始操作305-a-2的时序信号相关联，节点C可与产生用以起始操作305-a-3的时序信号相关联，且节点M或输出节点510可与产生用以起始操作305-a-4的时序信号相关联。在各个实例中，延迟链500的实例中未展示的额外脉冲迟延复制组件540可包含于延迟链500的相应节点与接收用以起始相应操作305的时序信号的组件之间。在一些实例中，延迟组件405-a-1到405-a-n中的一者之间的节点可与按比例调整脉冲迟延复制组件540相关联，其中对应延迟为通过脉冲组件525引发的延迟的某一分数。举例来说，被添加到节点B以用于起始操作305-a-2的复制延迟可为通过脉冲组件525引发的延迟的20％，被添加到节点C以用于起始操作305-a-3的复制延迟可为通过脉冲组件525引发的延迟的50％，且被添加到节点M以用于起始操作305-a-4的复制延迟可为通过脉冲组件525引发的延迟的100％。
因此，根据这些及其它实例，存储器装置110或存储器裸片200可包含可在环形振荡器配置中操作的延迟链(例如，对应于校准链315)，其借助于延迟组件405的所存储配置支持具有可配置的延迟或持续时间的延迟组件405的校准。对应于时序链300(其可或可不包含校准链315)的延迟链可产生具有至少部分地基于所存储配置的相对时序的用于起始操作305(例如，响应于存取命令)的时序信号。
图7展示根据如本文中所公开的实例的支持用于存储器装置的延迟校准振荡器的存储器装置705的框图700。存储器装置705可为如参看图1到6所描述的存储器装置的方面的实例。存储器装置705可包含延迟链组件710、可配置的延迟组件715、时序信号产生组件720、第二可配置的延迟组件725、命令信号接收器组件730及复制延迟组件735。这些模块中的每一者可直接或间接(例如，经由一或多个总线)彼此通信。
延迟链组件710可包含一或多个延迟组件的集合，其中的每一者可产生相对于输入信号延迟的输出信号。在一些实例中，延迟链组件可经循环，其可包含：在延迟链组件的第一节点处接收信号；在延迟组件的集合的每一延迟组件处产生相对于相应输入信号延迟的相应输出信号；基于延迟链组件的最后延迟组件的相应输出信号产生脉冲信号；基于产生脉冲信号增加计数器的值；及将所产生脉冲信号发送到第一节点。
可配置的延迟组件715可存储用于延迟链的配置，所述配置与配置延迟链的可变持续时间相关联。
在一些实例中，可配置的延迟组件715可配置延迟组件的集合的每一延迟组件的延迟持续时间。
在一些实例中，可配置的延迟组件715可配置延迟组件的集合的每一延迟组件的延迟持续时间相对于存储器装置的温度的斜率。
时序信号产生组件720可产生用于存取存储器装置的存储器阵列的时序信号，所述时序信号具有基于用于延迟链的配置(例如，存储于可配置的延迟组件715处)的时序。
在一些实例中，时序信号产生组件720可产生用于存取存储器阵列的具有相对于第二信号的第二延迟的时序信号，所述第二延迟基于用于延迟链的配置(例如，存储于可配置的延迟组件715处)。
在一些实例中，时序信号产生组件720可经由第一节点与延迟链的最后延迟组件之间的延迟链的节点产生时序信号，所述时序信号具有基于延迟组件的集合的子集的延迟。
第二可配置的延迟组件725可存储用于延迟链组件710的第二配置，所述第二配置与配置所述延迟链组件710的第二可变持续时间相关联，其中所述时序信号具有基于用于延迟链组件710的第二配置的时序。
命令信号接收器组件730可基于存取命令在第一节点处接收第二信号。
复制延迟组件735可基于经配置有对应于脉冲信号的持续时间的复制延迟持续时间的复制延迟组件产生时序信号。
图8展示根据本公开的方面的示出支持用于存储器装置的延迟校准振荡器的一或多种方法800的流程图。方法800的操作可通过存储器装置或其组件实施，如本文所描述。举例来说，方法800的操作可通过如参看图7所描述的存储器装置来执行。在一些实例中，存储器装置可执行指令集以控制存储器装置的功能元件来执行所描述功能。另外或替代地，存储器装置可使用专用硬件来执行所描述功能的方面。
在805处，存储器装置可在持续时间中循环存储器装置的延迟链。在一些实例中，使延迟链循环可包含：在延迟链的第一节点处接收信号；在具有与第一节点耦合的第一延迟组件的输入的延迟链的延迟组件的集合的每一延迟组件处产生相对于相应输入信号延迟的相应输出信号；至少部分地基于延迟链的最后延迟组件的相应输出信号产生脉冲信号；至少部分地基于产生脉冲信号增加计数器的值；及将所产生脉冲信号发送到第一节点。805的操作可根据本文所描述的方法来执行。在一些实例中，805的操作的方面可通过如参看图7描述的延迟链组件来执行。
在810处，存储器装置可存储用于延迟链的配置，所述配置与配置延迟链的可变持续时间相关联。810的操作可根据本文中所描述的方法来执行。在一些实例中，810的操作的方面可通过如参看图7描述的可配置的延迟组件来执行。
在815处，存储器装置可产生用于存取存储器装置的存储器阵列的时序信号，所述时序信号具有基于用于延迟链的配置的时序。815的操作可根据本文所描述的方法来执行。在一些实例中，815的操作的方面可通过如参看图7所描述的时序信号产生组件来执行。
在一些实例中，如本文所描述的设备可执行一或多种方法，例如方法800。设备可包含用于执行以下操作的特征、电路系统、构件或指令(例如，可由处理器执行的非暂时性计算机可读媒体存储指令)：使存储器装置的延迟链在持续时间中循环；存储用于延迟链的配置，所述配置与配置延迟链的可变持续时间相关联；及产生用于存取存储器装置的存储器阵列的时序信号，所述时序信号具有基于用于延迟链的配置的时序。在一些实例中，为了使延迟链循环，设备可包含用于执行以下操作的特征、电路系统、构件或指令：在延迟链的第一节点处接收信号；在具有与第一节点耦合的第一延迟组件的输入的延迟链的延迟组件的集合的每一延迟组件处产生相对于相应输入信号延迟的相应输出信号；至少部分地基于延迟链的最后延迟组件的相应输出信号产生脉冲信号；至少部分地基于产生脉冲信号增加计数器的值；及将所产生脉冲信号发送到第一节点。
本文中所描述的方法800及设备的一些实例可进一步包含用于存储存储器装置的延迟链的第二配置的操作、特征、电路系统、构件或指令，所述第二配置与配置延迟链的第二可变持续时间相关联，其中时序信号具有基于用于延迟链的第二配置的时序。
在本文中所描述的方法800及设备的一些实例中，存储用于延迟链的配置可包含用于配置延迟组件的集合的每一延迟组件的延迟持续时间的操作、特征、电路系统、构件或指令。
在本文中所描述的方法800及设备的一些实例中，存储用于延迟链的配置可包含用于配置延迟组件的集合的每一延迟组件的延迟持续时间相对于存储器的温度的斜率的操作、电路系统、构件或指令。
本文中所描述的方法800及设备的一些实例可进一步包含用于在第一节点处基于存取命令接收第二信号并产生具有相对于第二信号的第二延迟的用于存取存储器阵列的时序信号的操作、特征、电路系统、构件或指令，所述第二延迟基于用于延迟链的配置。
在本文中所描述的方法800及设备的一些实例中，产生时序信号可包含用于经由第一节点与延迟链的最后延迟组件之间的延迟链的节点产生时序信号的操作、特征、电路系统、构件或指令，所述时序信号具有基于延迟组件的集合的子集的延迟。
在本文中所描述的方法800及设备的一些实例中，产生时序信号可包含用于基于经配置有对应于脉冲信号的持续时间的复制延迟持续时间的复制延迟组件产生时序信号的操作、特征、电路系统、构件或指令。
应注意，本文所描述的方法是可能的实施方案，且操作及步骤可经重新布置或以其它方式修改，且其它实施方案是可能的。此外，可组合方法中的两者或更多者的部分。
描述一种设备。所述设备可包含存储器装置的延迟链，所述延迟链包含：延迟组件的集合，其耦合于第一节点与第二节点之间且经配置以在所述第二节点处产生相对于第一节点处的信号具有延迟的信号；脉冲组件，其耦合于第二节点与第一节点之间且经配置以基于在第二节点处的信号满足阈值而在第一节点处的信号中产生脉冲；及计数器，其与所述第二节点耦合且经配置以计数信号的循环的数量。
设备的一些实例可包含经配置以选择地启用或抑制基于存储器装置的操作模式在第一节点处的信号中产生脉冲的开关组件。
在一些实例中，延迟组件的集合的每一延迟组件包含用于配置相应延迟持续时间的可配置的延迟组件。
在一些实例中，延迟组件的集合的至少一个延迟组件可与基于存储器装置的温度的相应延迟持续时间相关联。
在一些实例中，延迟组件的集合的至少一个延迟组件包含用于配置相应延迟持续时间相对于存储器装置的温度的斜率的可配置的延迟组件。
设备的一些实例可包含耦合于延迟链的第二节点与第三节点之间且经配置以在第三节点处产生相对于第二节点处的信号具有第二延迟的信号的延迟组件的第二集合，且延迟组件的第二集合的每一延迟组件可包含用于配置相应延迟持续时间的可配置的延迟组件。
在一些实例中，延迟链可经配置以基于存取命令在第一节点处接收第二信号，且产生相对于第二信号具有第二延迟的存取操作时序信号，所述第二延迟基于延迟组件的集合中的至少一者。
在一些实例中，延迟链可包含耦合于延迟链的第二节点与第四节点之间的复制延迟组件，所述复制延迟组件经配置有对应于脉冲组件的延迟持续时间的复制延迟持续时间，且延迟链可经配置以产生在第四节点处并具有基于延迟组件的集合及复制延迟组件的第二延迟的存取操作时序信号。
在一些实例中，延迟链可经配置以产生在第二节点处并具有基于延迟组件的集合的第二延迟的存取操作时序信号。
在一些实例中，相对于第一节点处的信号的延迟可基于延迟组件的集合的无源电路元件的时间常数性质。
在一些实例中，延迟组件的集合中的至少一者可经配置以用于第一信号转换方向的第一延迟及第二信号转换方向的不同于第一延迟的第二延迟。
在一些实例中，延迟组件的集合中的所述至少一者可操作以分别配置第一延迟及第二延迟。
在一些实例中，脉冲组件可经配置以基于第二节点处的信号的信号转换方向在第一节点处的信号中产生脉冲。
在一些实例中，延迟链可与第一类型的存取操作相关联，且设备可包含与第二类型的存取操作相关联的存储器装置的第二延迟链，第二延迟链包含耦合于第三节点与第四节点之间且经配置以在第四节点处产生相对于第三节点处的信号具有第二延迟的信号的延迟组件的第二集合。
在一些实例中，延迟组件的第二集合的每一延迟组件可包含用于配置相应延迟持续时间的可配置的延迟组件，且延迟组件的所述集合可与同设备的温度成比例的延迟持续时间相关联，且延迟组件的第二集合可与同设备的温度成反比的延迟持续时间相关联。
所述设备的一些实例可包含：第二脉冲组件，其耦合于第四节点与第三节点之间且经配置以基于在第四节点处的信号满足第二阈值而在所述第三节点处的信号中产生脉冲；第二计数器，其与所述第四节点耦合且经配置以计数第四节点处的信号的循环的数量，且第二延迟链可包含具有用于配置相应延迟持续时间的可配置的延迟组件的一或多个延迟组件。
描述另一种设备。设备可包含：包含存储器单元的集合的存储器阵列；延迟链，其经配置用于产生具有基于延迟链的一或多个延迟组件的集合的时序的用于存取存储器阵列的时序信号；脉冲组件，其耦合到一或多个延迟组件的集合的输出且经配置以基于延迟链的输出的转换而产生供输入到延迟链的脉冲；及控制器，其与延迟链耦合。控制器可操作以在持续时间循环延迟链，至少部分地基于延迟链的输出的转换增加计数器的值，存储用于延迟链的配置(所述配置与配置延迟链的可变持续时间相关联)，且产生用于存取存储器阵列的具有至少部分地基于用于延迟链的配置的时序的时序信号。
可使用各种不同技术及技艺中的任何者来表示本文中所描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示遍及以上描述可能参考的数据、指令、命令、信息、信号、位、符号及码片。一些图可将信号示出为单一信号；然而，所属领域的一般技术人员应理解，所述信号可表示信号的总线，其中所述总线可具有多种位宽度。
术语“电子通信”、“导电接触”、“连接”及“耦合”可指支持组件之间的信号流动的组件之间的关系。如果在组件之间存在可在任何时候支持组件之间的信号流动的任何导电路径，那么组件被视为彼此电子通信(或导电接触或连接或耦合)。在任何给定时间，彼此电子通信(或导电接触或连接或耦合)的组件之间的导电路径可基于包含所连接组件的装置的操作而为开路或闭路。所连接组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为可包含例如开关、晶体管或其它组件的中间组件的间接导电路径。在一些实例中，可例如使用例如开关或晶体管的一或多个中间组件将所连接组件之间的信号流动中断一段时间。
术语“耦合”是指从其中信号目前不能够经由导电路径在组件之间传达的组件之间的开路关系到其中信号可经由导电路径在组件之间传达的组件之间的闭路关系移动的状况。当例如控制器的组件将其它组件耦合在一起时，所述组件起始允许信号经由先前并不准许信号流动的导电路径而在其它组件之间流动的改变。
术语“隔离”是指其中信号当前不能够在组件之间流动的所述组件之间的关系。如果在组件之间存在开路，那么所述组件彼此隔离。举例来说，由定位于组件之间的开关分离的两个组件在开关断开时彼此隔离。在控制器将两个组件彼此隔离时，控制器影响防止信号使用先前准许信号流动的导电路径在组件之间流动的改变。
可在例如硅、锗、硅-锗合金、砷化镓、氮化镓等的半导体衬底上形成本文中所论述的包含存储器阵列的装置。在一些实例中，衬底为半导体晶片。在其它情况下，衬底可为绝缘层上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)，或另一衬底上的半导体材料的外延层。可经由使用包含但不限于磷、硼或砷的各种化学物种掺杂而控制衬底或衬底的子区的导电性。可通过离子植入或通过任何其它掺杂方式在衬底的初始形成或生长期间执行掺杂。
本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)且包含包括源极、漏极及栅极的三端子装置。端子可经由导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的，且可包括重掺杂(例如简并)的半导体区。源极与漏极可通过轻微掺杂的半导体区或通道分隔。如果通道为n型(即，大多数载流子为电子)，那么FET可被称为n型FET。如果通道为p型(即，大多数载流子为空穴)，那么FET可被称为p型FET。通道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极来控制通道导电性。举例来说，将正电压或负电压分别施加到n型FET或p型FET可使得通道变得导电。在将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“断开”或“取消激活”。
本文结合附图所阐述的描述描述实例配置，且并不表示可实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意指“充当实例、例子或说明”，且并不意指“优选”或“优于其它实例”。具体实施方式包含特定细节以提供对所描述技术的理解。然而，可在没有这些特定细节的情况下实践这些技术。在一些情况下，以框图形式展示熟知的结构及装置以便避免混淆所描述实例的概念。
在随附图式中，相似组件或特征可具有相同参考标记。另外，可通过在参考标记之后使用短划线及在类似组件当中进行区分的第二标记来区分相同类型的各种组件。如果在说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记而与第二参考标记无关的类似组件中的任一者。
可使用各种不同技术及技艺中的任何者来表示本文中所描述的信息及信号。举例来说，可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示遍及以上描述可能参考的数据、指令、命令、信息、信号、位、符号及码片。
结合本文中的本公开所描述的各种说明性块及模块可使用通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文所描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器，或任何其它此类配置)。
本文中所描述的功能可在硬件、由处理器执行的软件、固件或其任何组合中实施。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或代码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案在本公开及随附权利要求书的范围内。举例来说，归因于软件的本质，上文所描述的功能可使用由处理器、硬件、固件、硬连线或这些中的任一者的组合执行的软件实施。实施功能的特征还可在物理上位于各种位置处，包含经分布以使得功能的部分在不同物理位置处实施。另外，如本文中所使用(包含在权利要求书中)，“或”在用于项目列表(例如，以例如“中的至少一者”或“中的一或多者”的短语作为结尾的项目列表)中时指示包含性列表，使得例如A、B或C中的至少一者的列表意指A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文所用，短语“基于”不应被视为对封闭状况集合的参考。举例来说，在不脱离本公开的范围的情况下，被描述为“基于状况A”的示范性步骤可基于状况A及状况B两者。换句话说，如本文中所使用，应以与短语“至少部分地基于”相同的方式来解释短语“基于”。
提供本文中的描述以使所属领域的技术人员能够进行或使用本公开。对本公开的各种修改对于所属领域的技术人员来说将显而易见，且本文中所定义的一般原理可在不脱离本公开的范围的情况下应用于其它变体。因此，本公开并不限于本文中所描述的实例及设计，而是应符合与本文中所公开的原理及新颖特征相一致的最广范围。

Claims (24)

1.一种设备，其包括：
存储器装置的延迟链，所述延迟链包括耦合于第一节点与第二节点之间且经配置以在所述第二节点处产生相对于所述第一节点处的信号具有延迟的信号的延迟组件的集合；
脉冲组件，其耦合于所述第二节点与所述第一节点之间且经配置以至少部分地基于所述第二节点处的所述信号满足阈值而在所述第一节点处的所述信号中产生脉冲；及
计数器，其与所述第二节点耦合且经配置以计数所述信号的循环的数量。
2.根据权利要求1所述的设备，其进一步包括：
开关组件，其经配置以选择地启用或抑制至少部分地基于所述存储器装置的操作模式而在所述第一节点处的所述信号中产生所述脉冲。
3.根据权利要求1所述的设备，其中延迟组件的所述集合的每一延迟组件包括用于配置相应延迟持续时间的可配置的延迟组件。
4.根据权利要求1所述的设备，其中延迟组件的所述集合的至少一个延迟组件是与至少基于所述存储器装置的温度的相应延迟持续时间相关联。
5.根据权利要求4所述的设备，其中延迟组件的所述集合的所述至少一个延迟组件包括用于配置所述相应延迟持续时间相对于所述存储器装置的所述温度的斜率的可配置的延迟组件。
6.根据权利要求1所述的设备，其进一步包括：
延迟组件的第二集合，其耦合于所述延迟链的所述第二节点与第三节点之间且经配置以在所述第三节点处产生相对于所述第二节点处的所述信号具有第二延迟的信号，其中延迟组件的所述第二集合的每一延迟组件包括用于配置相应延迟持续时间的可配置的延迟组件。
7.根据权利要求1所述的设备，其中所述延迟链经配置以执行以下操作：
至少部分地基于存取命令在所述第一节点处接收第二信号；及
产生相对于所述第二信号具有第二延迟的存取操作时序信号，所述第二延迟至少部分地基于延迟组件的所述集合中的至少一者。
8.根据权利要求7所述的设备，其中所述延迟链进一步包括耦合于所述延迟链的所述第二节点与第四节点之间的复制延迟组件，所述复制延迟组件经配置有对应于所述脉冲组件的延迟持续时间的复制延迟持续时间，且其中所述延迟链经配置以产生在所述第四节点处并具有至少部分地基于延迟组件的所述集合及所述复制延迟组件的所述第二延迟的所述存取操作时序信号。
9.根据权利要求7所述的设备，其中所述延迟链经配置以产生在所述第二节点处并具有至少部分地基于延迟组件的所述集合的所述第二延迟的所述存取操作时序信号。
10.根据权利要求1所述的设备，其中相对于所述第一节点处的所述信号的所述延迟是至少部分地基于延迟组件的所述集合的无源电路元件的时间常数性质。
11.根据权利要求1所述的设备，其中延迟组件的所述集合中的至少一者经配置以用于第一信号转换方向的第一延迟及第二信号转换方向的不同于所述第一延迟的第二延迟。
12.根据权利要求11所述的设备，其中延迟组件的所述集合中的所述至少一者经操作以分别配置所述第一延迟及所述第二延迟。
13.根据权利要求1所述的设备，其中所述脉冲组件经配置以至少部分地基于所述第二节点处的所述信号的信号转换方向在所述第一节点处的所述信号中产生所述脉冲。
14.根据权利要求1所述的设备，其中所述延迟链是与第一类型的存取操作相关联，所述设备进一步包括：
所述存储器装置的第二延迟链，其与第二类型的存取操作相关联，所述第二延迟链包括延迟组件的第二集合，所述第二集合耦合于第三节点与第四节点之间且经配置以在所述第四节点处产生相对于所述第三节点处的信号具有第二延迟的信号。
15.根据权利要求14所述的设备，其中延迟组件的所述第二集合的每一延迟组件包括用于配置相应延迟持续时间的可配置的延迟组件，且其中延迟组件的所述集合是与同所述设备的温度成比例的延迟持续时间相关联，且延迟组件的所述第二集合是与同所述设备的所述温度成反比的延迟持续时间相关联。
16.根据权利要求14所述的设备，其进一步包括：
第二脉冲组件，其耦合于所述第四节点与所述第三节点之间且经配置以至少部分地基于所述第四节点处的所述信号满足第二阈值而在所述第三节点处的所述信号中产生脉冲；及
第二计数器，其与所述第四节点耦合且经配置以计数所述第四节点处的所述信号的循环的数量，
其中所述第二延迟链包括具有用于配置相应延迟持续时间的可配置的延迟组件的一或多个延迟组件。
17.一种方法，其包括：
循环存储器装置的延迟链达持续时间，其中循环所述延迟链包括：
在所述延迟链的第一节点处接收信号；
在具有与所述第一节点耦合的第一延迟组件的输入的所述延迟链的延迟组件的集合的每一延迟组件处产生相对于相应输入信号延迟的相应输出信号；
至少部分地基于所述延迟链的最后延迟组件的所述相应输出信号产生脉冲信号；
至少部分地基于产生所述脉冲信号增加计数器的值；及
将所述所产生脉冲信号发送到所述第一节点；
存储用于所述延迟链的配置，所述配置与配置所述延迟链的可变持续时间相关联；及
产生用于存取所述存储器装置的存储器阵列的时序信号，所述时序信号具有至少部分地基于用于所述延迟链的所述配置的时序。
18.根据权利要求17所述的方法，其进一步包括：
存储用于所述存储器装置的所述延迟链的第二配置，所述第二配置与配置所述延迟链的第二可变持续时间相关联，其中所述时序信号具有至少部分地基于用于所述延迟链的所述第二配置的时序。
19.根据权利要求17所述的方法，其中存储用于所述延迟链的所述配置包括：
配置延迟组件的所述集合的每一延迟组件的延迟持续时间。
20.根据权利要求17所述的方法，其中存储用于所述延迟链的所述配置包括：
配置延迟组件的所述集合的每一延迟组件的延迟持续时间相对于所述存储器装置的温度的斜率。
21.根据权利要求17所述的方法，其进一步包括：
至少部分地基于存取命令在所述第一节点处接收第二信号；及
产生具有相对于所述第二信号的第二延迟的用于所述存取所述存储器阵列的所述时序信号，所述第二延迟至少部分地基于用于所述延迟链的所述配置。
22.根据权利要求21所述的方法，其中产生所述时序信号包括：
经由所述延迟链的所述第一节点与所述最后延迟组件之间的所述延迟链的节点产生所述时序信号，所述时序信号具有至少部分地基于延迟组件的所述集合的子集的延迟。
23.根据权利要求21所述的方法，其中产生所述时序信号包括：
至少部分地基于经配置有对应于所述脉冲信号的持续时间的复制延迟持续时间的复制延迟组件产生所述时序信号。
24.一种设备，其包括：
存储器阵列，其包括多个存储器单元；
延迟链，其经配置用于产生具有时序的用于存取所述存储器阵列的时序信号，所述时序是至少部分地基于所述延迟链的一或多个延迟组件的集合；
脉冲组件，其耦合到一或多个延迟组件的所述集合的输出且经配置以至少部分地基于所述延迟链的输出的转换产生脉冲以供输入到所述延迟链；及
控制器，其与所述延迟链耦合且经操作以：
循环所述延迟链达持续时间；
至少部分地基于所述延迟链的所述输出的所述转换增加计数器的值；
存储用于所述延迟链的配置，所述配置与配置所述延迟链的可变持续时间相关联；及
产生具有时序的用于存取所述存储器阵列的所述时序信号，所述时序是至少部分地基于用于所述延迟链的所述配置。
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