CN1156003C - 一种组件结构 - Google Patents

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Abstract

本发明涉及一种用于自对准倒装片具有弹性触点的安装结构。该发明解决了实现与自动对准结构结合的非永久性结合点的问题。提供了一种可以保证部件的连续对中的对称弹性对准。利用基于具有利用各向异性腐蚀的硅作为模具模制的弹性体凸点结构(204)的基片(202)的倒装片结构(200)实现此目的。基片上的弹性凸点(204)的图形对应于倒装片(214)上的焊盘图形(210)。凸点(204)上可以涂有金，用作电触点(206)并用于垂直定位。凸点(204)周围有弹性材料的导向框(212)，该导向框具有倾斜的框壁(220)，其形状与倒装片(214)的倾斜壁(222)相同。

Description

一种组件结构
技术领域
本发明涉及电学领域中用于对准部件的安装结构，特别是具有弹性触点的自对准可拆除倒装片型连接。
背景技术
电子领域技术的发展导致了需要更快和更小型化的系统。在许多应用中，小型化结构及低重量是其自身的要求。技术发展还趋向于包括越来越多元件的复杂系统，因此需要彼此间的联系。为了新系统满足不同元件间快速访问的需要，系统的不同元件间的通道长度必须保持在一定范围内。在系统复杂性增长时，其通道长度也增长。为了不超过这些元件间的最大允许距离，这些元件被制造得越来越小，并且也封装得越来越密。所以，开发出了多芯片组件，使得未包封的集成电路IC的非常致密封装成为可能。
在将IC芯片安装于不同基片上时，必须满足几个要求。它们是：提高电性能；可靠的触点；机械疲劳性；可拆芯片组装；及冷却。
通过用焊料凸点和可能的微凸点替代引线焊点，可以提高电性能。利用倒装片技术的问题在于，在设置芯片时，除通过间接装置外，看不见和不能控制对准。由于对准问题，限制了小型化程度。
另一问题是，如果这种结合是永久性金属与金属触点的结合、焊接、利用金属凸点的永久性压力接触或与收缩粘合剂结合的颗粒，则可以得到可靠触点。
另一问题是，键合金属丝，尽管它们具有满足机械疲劳特性的能力，但不能得到最佳频率性能。关于倒装片，只具有部分解决方案。不同的焊料组分可以实现一些弹性或耐久性。填充IC和基片间剩余空间的粘合剂使作用力均匀，释放了凸点和芯片上凸点的应变。另外，选择热膨胀系数接近半导体材料的基片材料，基本上是有帮助的，但对于其它系统需要来说可能证明成本高且不兼容。上述应变减小的方案使得拆卸变得尤其困难。可以证明脱焊对系统的其余部件是危险的。
通过利用根据基片和应用选择的共晶焊料、银环氧或其它粘合剂将芯片背面向下固定，安装常规芯片。芯片固定后，利用引线键合进行电连接。从早期只固定于用于单芯片包封的特定载体或引线框上发展到了在例如多芯片组件(MCM，Multi Chip Module)/混合型的较大组件上安装芯片，甚至直接安装到基板上。尤其是对于基板来说，问题在于芯片和基板间的热膨胀系数失配。在许多情况下，可利有足够贴合性的的粘合剂可接受地解决此问题。在用金属丝进行电连接时，可以控制热运动。在芯片上焊盘间距比基片上尤其是对于基板来说可以得到的间距细许多倍时，金属丝还可用于实现实际扇出的目的。然而，还认识到利用金属丝连接芯片产生了额外的电感，在许多情况限制了有效系统性能。另外，在以金属丝到金属丝为基础操作时，具有许多连接丝键合的芯片将变得昂贵。
所以，开发了一些替代的芯片连接方案。一个方案是利用由一种膜支撑的预成形导电通道，它们同时固定于所有芯片焊盘上，称为自动载带焊(TAB，tape automated bonding)。这不一定会增大电感，除非地平面包括在该膜结构中。
另一主要方案是利用所谓的倒装片连接。这里，芯片直接连接到基片上，焊盘侧面对基片。这是通过利用焊料凸点或导电粘合剂实现的，这会将芯片焊盘永久性固定于基片焊盘上。
另外，利用例如电解淀积制造固态凸点。然后将芯片设置于芯片将安装的位置处，在此之前或之后任何一种情况下，在芯片和基片间注入固化时具有收缩性的有机粘合剂。所以，芯片和基片彼此相互压住，在凸点和配对的焊盘间形成电接触。这使得电感很小，但需要基片具有与芯片焊盘间距相同的分辨率。
改变只较低程度加工的焊料，或利用填料，例如，在整个芯片和基片间注入可固化树脂，分散热不匹配造成的应力，从而解除凸点部分的应变，可以解决热导致的疲劳现象。然而，这会在芯片造成新的可能有害的应变。
由于倒装片不需要象金属丝焊和基本的TAB那样的设置于芯片外围的焊盘，所以在该区域上分布焊盘，使同等量的焊盘具有更大的空间，可以解决扇出问题。这需要特殊加工的芯片。另外，由于焊料凸点的弹性不是很高，所以基板(/基片)和芯片间的热膨胀系数差会导致焊点的疲劳和/或对芯片造成损伤。
倒装片的另一问题是在通过不透明的芯片看不见凸点和配对的配合焊盘的情况下对准芯片与基片。在一些情况下，如果IR光也可以透过基片材料，并且基片没有太多的金属线的话，可以采用透过芯片材料的IR光。在芯片和基片是分开的时，代之以用该一般程序将芯片和基片排列到对准和安装设备上，然后进行很精确地预定移动。在焊料情况下，熔化的焊料凸点的表面张力可以改善对准，在一定程度内进行预对准。在粘合剂的情况下，这只在一定程度上是可以的，取决于该系统的情况。假设基片具有足够的分辨率，对于目前的MCM来说，多数情况如此，如果不能利用焊料表面张力，定位精度造成了焊盘分辨率的限制。因环境需要，焊料最有可能被停用。
报道说焊料倒装片实现了很高的定位精度。然而，由于表面张力对准能力和焊料球尺寸间的关系，这不意味着凸点可以制造得很小。
先前的方法还有一个缺点，替换起来有危险且成本高。在许多先进系统中，很难多次获得已全测试过的裸芯片。例如，含10个IC的MCM，如果芯片的成品率是90％，则只可以得到35％的MCM成品率，但对于没有全测试的芯片来说情况根本不同。在这种低成品率的情况下，通过替换进行维修从经济角度考虑是必要的。采用脱焊或粘合剂软化来去掉无用的芯片是一个危险的过程，被去掉的芯片下的焊盘和周围芯片或其它有源元件会受损，需要进一步维修。
在固态凸点方案中，采用收缩的粘合剂使芯片凸点与基片焊盘配合时，需要凸点高度非常精确和非常平整以能确保所有接触点配合。
存在着几种记载利用固态凸点配对焊盘与沟槽自对准连接的方法。这有助于对准，但由于预对准容差是焊盘尺寸的几分之一，所以在间距减小时，不能提供粗预对准。
在测试接触芯片时采用了弹性垫。这里，凸点是固态的，但它们的支撑是柔性的，所以即使用于不十分平坦的芯片，也能够具有良好的接触。另外通过能够在这些垫上制造阻抗受控的传输线，可以进行全速测试。
Shy-Ming Chang等人的美国专利5393697介绍了一种复合凸点结构及形成这种复合凸点的方法。这些凸点利用材料淀积、光刻和腐蚀技术形成。
Frank K.Kulesza等人的美国专利5196371介绍了利用导电聚合物互连倒装片的焊盘与基片的焊盘。
Noriko Kakimoto的JP专利申请2-141167A介绍了小于弹性导电颗粒直径的衬垫。该衬垫的高度设置成可以保护凸点和弹性导电颗粒不受外力作用。
Aiichiro Umezuki的JP专利申请63-59476介绍了凸点和金属焊盘间的弹性层，该层可以避免加压期间的机械力。
Nobuyoshi Onchi的JP专利申请61-137208介绍了一种弹性膜，其中含有凸点，在把芯片压到一起时采用。对芯片加压允许电极芯片弹性形变，所得的排斥力允许电极片被压到焊盘部件上，从而进行电连接。
发明内容
本发明解决了倒装片组装期间芯片对准的问题。在对准芯片与基片时，通过不透明的芯片人看不见凸点和配对的焊盘。
本发明利用与自动对准机构结合的可拆连接即非永久性结点解决了该问题。可以很容易地替换芯片，意味着可以数次替换芯片，而不会导致损害其焊盘、基片焊盘、其它芯片或元件。可以同时密集且精细地对准整个芯片。
本发明还解决了由于热失配造成的热疲劳问题。
利用本发明可以实现具有弹性和容易拆卸的自对准倒装片连接。尤其是由于采用了自对准，替换工作既便宜又没有风险，因而这种方法很适用于实际环境中的全测试。
利用金的金属化弹性凸点的自对准弹性倒装片型芯片连接方案提供了可拆的电连接。由于采用该对准结构，很细焊盘间距时也可以实现高精度的自对准，整体的弹性允许热失配，而且不会造成机械疲劳。该芯片组件的可拆性是以低成本和损害系统的其余部分的风险性最小为基础实现的。这对于只有局部可以在相关频率下进行全分立IC测试的较复杂系统来说尤其重要。
凸点及对准结构是弹性的。对称的弹性对准可以确保部件连续对中，即使如另一同时申请的专利申请“Bumps in grooves for elasticpositioning”所述，发生不同的膨胀也如此。芯片的背侧被可以具有润滑油、润滑脂或液态金属的冷却板压紧，以提高热传导性，但也可以使之可滑动。允许芯片和该板发生不均等膨胀，而不会对任何部件造成损害，对准结构将对称地实现，可能的垂直膨胀将被弹性凸点吸收。
本发明中，在形成凸点的同时，还形成一个对准结构铸件。根据进行处理的晶片/芯片量，由于现在可以通过自动对准进行芯片定位，所以可以实现极高的焊盘分辨率。如果只进行精确的锯切，定位准确性将取决于切割的精确性。如果利用光刻腐蚀限定的特定结构，例如可能为亚微米精度，可以在不需要任何特定定位设备的情况下，以1微米左右的精度进行定位。
用于本发明的芯片可用于它们合适的环境中，并且仍然容易替换。这还表明它们可以不需要暂时的固态固定在实际环境中进行全测试。可以具有与TAB框的芯片载体一样的经济效益，今天广泛应用的芯片规模封装可以进行全测试，与裸芯片相比，无助于或不能提高芯片连接特性。
本发明中，凸点在基片上，是金属化弹性凸点，可以放松对平坦性的要求。
本发明的一个优点是，电触点是由弹性凸点构成的，不需要任何焊接或粘结，也可以定位和接触芯片。
本发明另一优点是芯片可以在安装期间自对准芯片。
本发明再一优点是还可以自确定且柔性地垂直定位，所以可以将热沉压到芯片上以充分地冷却。
本发明再一优点是不需要焊接或粘结，所以可以容易地去掉或替换芯片。
本发明又一优点是可以得到以下良好的性能：减小的芯片电容和电感；利用V型槽和V型凸点结构可以实现良好的横向对准；具有很细的间距；和/或具有很小的焊盘和凸点。
一种组件结构，包括一倒装片和一基片，其中基片表面具有至少一个凸点，芯片表面具有相同数目的焊盘，并且凸点顶部的焊盘的图形对应于芯片上焊盘的图形，其特征在于基片具有弹性框，其中芯片具有一边缘，所说框具有与芯片边缘相配合的形状，并且所说框至少具有一个倾斜的框壁，倒装片至少具有一个倾斜的芯片壁，其中所述倾斜的壁具有用于相配合的形状和斜度，并且其中焊盘中的至少一个焊盘和弹性凸点中的至少一个弹性凸点具有电通道和电触点。
按照本发明的一个方面，该框是具有四个边的方形或矩形，并且该框和芯片具有相同数量的倾斜的壁并相匹配。
下面利用对优选实施例的详细说明和附图进一步介绍本发明。
附图说明
图1是三维多芯片组件的剖面图。
图2是具有弹性电接触和内建芯片对准的倒装片结构。
图3是切割晶片的截面的改形的锯刀的剖面图。
具体实施方式
本发明可用于各种微电子系统，用于弹性电接触和内建芯片对准。它可用于多芯片组件，尤其是用在安装前很难确定芯片质量的情况下。在目前存在由于基板和芯片间的热膨胀系数失配对基板上的例如倒装片造成的几个问题的情况下，可以采用本发明。维修常具有风险并且昂贵，对于某些类型的MCM来说基本上是不可能的。
图1示出了可采用本发明的例子，但不限于此。自然本发明可用于任何微米级或甚至是亚微米级系统。图1展示了三维3D多芯片组件100的剖面图。3D组件是由两维2D多芯片组件形成的，两维多芯片组件是由Si或其它电路基片例如金刚石、Ge、GaAs、Al2O3或SiC构成的，但不限于这些材料，电路基片上具有安装或生长于其上的集成电路芯片122-136IC。Si基片106-114上配有接地平面，由此在组件的不同平面间及对于整个3D多芯片组件100进行良好的屏蔽。基片106-114上，具体说，在不位于两维2D多芯片组件106-114叠层的上部基片106和下部基片114的那些基片上，还安装有无源芯片、通路或通路芯片116-121，构成3D多芯片组件100的相邻级间的互连。
优选实施例中，IC芯片122-136和通路芯片116-121是安装于基片106-114上的倒装片。这种设置可以提供倒装芯片安装的芯片122-136的背面和相邻基片106-114的背面间的良好接触。
利用作用于该结构的上部冷却器102的上平面138上和下部冷却器104的下平面140上的压力142，只将3D组件100的每一级IC122-136及每个分立芯片116-121保持在一起。
为了实现这种堆叠结构，需要提供弹性凸点，连接通路芯片116-121和IC122-136与相邻基片106-114，通过在冷却器102和104的上平面138和下平面140将组件压紧在一起实现接触。压力142是由加在组件100最外部的夹具实现的。
图2中，倒装片结构200可以是图1的一部分，及用作一般的IC连接插座。倒装结构200以具有弹性体凸点结构204的基片202为基础，所说弹性体凸点结构是利用各向异性腐蚀的硅作模具模制的。凸点可以是平头5角五面体或平头角锥状。电接触焊盘206和通道208优选是金制造的，以实现凸点204的良好电接触和可靠的机械性能。可以采用除金外的其它材料，例如不易被氧化且具有延展性的任何材料，或具有相同特性的其它任何材料。
基片上的弹性凸点204的图形对应于实际芯片214上的焊盘图形210。凸点204上可以涂金，用作电触点206，并用于垂直定位。凸点204周围，有一个具有与倒装片214的倾斜倒装片壁222形状相同的倾斜框壁220的弹性材料导向框212，用于图2所示的横向对准。
一般情况下，芯片214的尺寸精确性受将晶片切割成小片的工艺的限制。切割前，在晶片的每个管芯周围形成V型槽，将很好地限定其边缘的尺寸。如果某些弹性材料的相应导向框212是利用各向异性腐蚀的硅作模具模制的，则对准可以很精确。这种构形中，倒装片214需要被来自机械装置的某外力218向下压，并保持就位，该图中未示出。这将受例如优选与倒装片214的背面浮置接触的上冷却器102的影响，见图1。由于凸点204及导向框212的弹性对付了任何热失配，所以上冷却器102可以牢固地安装于基片202上。如果需要，导向框212的尺寸可以选择为，在倒装片214压到基片202上时，限制或减小凸点204的垂直形变。
通过利用光刻掩模，在其分离前，与已存在于芯片214上的结构对准，利用各向异性腐蚀或其它技术，在切割区制造沟槽。类似的V型槽及凸点204的沟槽也以用作模具的类似或不类似的材料制造。在弹性凸点204将固定到其上的这种模具或部件上以其预固化形式覆盖弹性材料，然后将部件和模具在真空中压在一起。由此弹性材料填充在模具的槽中。此后，利用热或如果模具或部件能透过用于固化的光的话可以用先固化弹性材料，并将模具与弹性材料分离开。
在模制弹性部件时，凸点204模制在其上设置有IC的基片202上部，利用光刻掩模和反应离子、等离子体、腐蚀或利用直接激光烧蚀腐蚀抵达基片202上的接触金属连接器的通路。此后，将弹性部件金属化，利用光刻法或直接激光烧蚀法构图金属。利用比沟槽的宽度薄的锯刀在沟槽的中间进行切割，分离芯片。或者，可以用腐蚀的槽作为切痕，以受控地分离晶片。
倒装片214面向下设置于弹性凸点结构204上。所需要的预对准等于斜框壁220的突起宽度，该宽度在几十毫米的范围内。通过平缓地加压或振动以及施加力(重力)实现全对准。此后，用力218使倒装片214定位，将倒装片214压到弹性凸点结构204上。优选利用具有润滑脂、润滑油或液体金属作为热接触提供者的冷却板来实现。冷却板牢固地固定于基片上。将倒装片214固定于弹性凸点结构204上可以保证良好的电连接，且没有焊料疲劳和对倒装片214的应变等。在倒装片214出现问题或变失效时，首先去掉冷却板，然后去掉失效芯片，并插入一个新的芯片，再安装上冷却板，从而容易进行替换。
在接触芯片时，芯片焊盘可以由非氧化金属构成或由之覆盖，优选金，以确保良好的接触。由于金的金属化弹性凸点不允许表面氧化物透过，所以金属化凸点不会受任何方式的伤害，或改变芯片焊盘，并且在用于测试时优点很显著。
关于很好地控制的硅V型槽腐蚀尺寸的另一可能性是在IC周围实现紧密的密封，因为倒装片214的两侧面和导向框212的两侧成是极平坦的平面。
凸点204，包括导向框212，都制造在多层结构216的上部上，通过触点在每个凸点204进行电接触。硅弹性体相对薄层的加工在多层结构216中形成通路，可以利用标准的光刻法和反应离子腐蚀进行该加工。由于这种技术可能的小尺寸及直接位于每个凸点204下的很好限定的导体和地平面结构的可用性，可以实现可用于高达很高频率(几十GHz)的很好的阻抗匹配连接或极大减小了电感和电容的连接。
如果要在凸点204上部分辨精细图形，则在具有凸点204的区域上构图金属层216的光刻需要特定的技术。倒装片214金属化必须利用最可能的金层实现。所有其它可靠倒装片的微凸点方案也需要特殊的金属化。具体说，在TAB安装的基本应用中，除Al金属化外可以很好地建立Ti/W+Au金属化。
在利用导向框212的倾斜壁220和倒装片214的倾斜壁222时，可以实现最精确的对准。在制造倒装片214的倾斜壁时在硅晶片的(100)面上采用各向异性腐蚀。利用各向异性腐蚀的(100)硅晶片和高精度光刻、保形覆盖释放剂层及可固化的硅酮化合物，可以形成最优化的导向框和弹性凸点，如同时申请的专利申请“Method formaking elastic bumps”所述。为得到结构200，对准基片202，即导向框212的倾斜框壁220与平头凸点204，倒装片214必须通过预对准进行设置，以便倾斜框壁220在倾斜倒装片壁222的外围内。通过在倒装片214上小心加压力、力218(例如重力)，倾斜倒装片壁222将在倾斜框壁220上滑动，以在平行于凸点或沟槽的基准面的方向实现精确对准，通过这样对准基片202和倒装片214，不管由于微结晶化等造成的微小厚度差或金属粗糙度如何，所有的连接凸点204将与焊盘图形210配合。另外，由于弹性，部件间只发生很小差别的膨胀，不会使接触脱开，或使部件受应变。
为制造倾斜的框壁220，利用SiN覆盖抛光的(100)硅晶片即模具，然后淀积抗蚀剂，并利用与晶向很好对准的掩模构图。然后腐蚀SiN，此后，将晶片暴露于各向异性腐蚀剂中，产生由掩模限定的平面{111}限定的沟槽。显然，关于要加工的对准结构，由于对准结构要配合倾斜的芯片壁222，而连接凸点204要与芯片214的焊盘图形210配合，所以它们必须比连接凸点204离基片202更远。
然后，采用高精度复制了第一掩模的没有连接凸点槽的、但镀金属的类似掩模，利用相同的程序在含将被应用的IC的晶片的划片区中形成类似但镀金属的沟槽。这些沟槽必须与限定对准结构的模具晶片上的槽一样深或比它们更深，或它们必须深得足以在切割IC时用锯终止暴露的{111}面。
凸点一般比导向框小得多，它们的高度差在利用各向异性腐蚀特性的一个步骤中实现，在通过形成形状为角锥形的沟槽的腐蚀中去掉了(100)表面时，基本停止。于是，如果模具晶片的腐蚀继续进行，直到形成完全细长的四角形槽，这些槽的深度由掩模中孔的尺寸确定。然而，这导致了很陡峭地指向的连接凸点，这会造成有关金属化和对芯片焊盘的电接触的问题。一种替代的方法是，首先腐蚀凸点槽或对准结构之一，即，将框槽腐蚀到要求的深度，用另一掩模(SiN)覆盖晶片，限定非腐蚀的孔，分别腐蚀框槽或槽到要求的深度。利用该替代的方法，形成平头角锥形槽，因而几乎不发生有关金属化和接触的问题。
在用于将倒装片214插座放置于基板或基片时，模具晶片象IC晶片一样根本不具有相同的重复距离。关于MCM，还可以制造含用于MCM中采用的所有芯片的相关结构的模具晶片。于是，所有这些将同时模制在MCM上。
在模具晶片上覆盖一些淀积得很薄且液相或气相一层一层保形生长的释放剂，以保持精确的几何结构，请参见同时申请的专利申请“Method for making elastic bumps”。关于要突起的部件，即基板或MCM，多数合理的程序是，象通常一样，首先形成金属和介质层。然后，利用旋涂、刮涂或喷涂法，在带有基片或模具晶片的板上覆盖可固化的弹性化合物到控制的厚度。然后，利用用于与基片结构对准的程序，在真空中将模具晶片和基片压在一起，使化合物润湿相对的表面。该对准程序还可以利用制造在模具晶片上的槽，配合基片上的结构，或采用光加工装置。在MCM的情况下，这意味着由于可以一次精确对准所有芯片，而不需要单独对准，所以只有较少的对准操作。在基板的情况下，数个芯片可使用相同的模具，基板上需要几个模具。另一方面，考虑到基板上的特征尺寸，模具在基板上的定位较不重要。
然后从真空中取出封装，并放置于升高的温度中，固化化合物。然后，将模具晶片与基片202分离。利用刚性模具晶片和基片需要在真空中这样做，原因是化合物对模具的密封配合。对于特定的应用，基片可以由柔性材料构成，以便容易分离。在凸点204的外部模制材料的薄部分，形成到达金属线的通路，用于很接近凸点进行接触。淀积并构图金属。只要抗蚀剂覆盖凸点204和通路，并在凸点和通路的周围区域构图之便已足够。不需要构图凸点上或通路中的抗蚀剂。
与芯片背面直接接触，可以实现最佳冷却。这种冷却器通常可以不只固定于芯片背面，还可以固定在基片周围。所以，由于IC、冷却器和基片具有不同的热膨胀系数，所以整个应力情况甚至更复杂。
可以实现先前介绍的优选实施例的替代实施例，但精度有一定损失。凸点具有不同的形状。这种情况下，不采用各向异性腐蚀，但采用其它腐蚀或加工技术。为此，槽和凸点不是必须具有相同的形状，只要凸点以自动定心的方式与槽符合并产生接触便可以。除硅酮外化合物还可以是聚亚胺脂或某些弹性或半弹性化合物。
制造改进的划片锯，见图3，利用使晶片306的对准槽制造合理化和能够采用除(100)硅晶片外的其它材料的锯切作用，直接得到芯片的倾斜对准壁222。然而，这样无法得到与各向异性腐蚀的侧壁相同的精度。
图3展示了改进的锯刀302、焊盘210、晶片306和锯切直接限定的倾斜壁222。
即使不利用特定的锯，通过制造具有能向下压常规切割的IC配合连接凸点的陡峭的对准结构的模具，也可以实现良好的对准。原则上说，这可以直接应用于具有焊盘金属化层的常规芯片。
采用几步重复，可以制造柔性模具以便容易将模具从基片202上拆下来，但只是精度有损失。
如果弹性材料“很好”地保形地淀积于倾斜框壁220上，也可以采用刚性凸点。能够这样做的一种方法是采用将部分但不完全填充槽的模具，以便在弹性化合物将固化的地方，离槽壁一小段距离。
本发明的基本思想是高精度地利用相当密集的对准结构，以对准倒装片214与基片202，以免需要预对准。另外，除焊盘金属一定不能被氧化外，不需要改变IC的焊盘210，对于所有微凸点、导电粘合剂和倒装片连接都是这种情况。
原则上，将IC上的焊盘210改变成能够对准以配合凸点204，可以达到相同的目的，但不满足更高预对准要求。这可以对IC制造进行更大的改变，预对准要求几乎象不存在对准结构时一样高。
如果能够很精确地控制淀积于基片上倾斜框壁220上的弹性体的厚度和形状，原则上通过在刚性挡块间向下压部件，可以得到相同的结构。
为了实现最佳精确性，必须采用用作为很保形薄层的释放剂覆盖模具的方法。以上和同时申请的专利申请“Method for makingelastic bumps”中介绍这样的方法。另外，关于这种最佳精度的情况，需要单晶具有与晶向很好对准的表面，可以用于向异性腐蚀。它们和可以买到的Si晶片一样可以得到。如上所述，IC必须在焊盘210上具有最后的金属化层，以进行软化接触。通过利用Ti/W和最后的Au进行金属化，钝化后容易实现这种金属化，这是有凸点类IC连接方案的标准程序。
替代的方案将采用导向框212的陡峭腐蚀壁和倒装片214的切割缘。这种情况下，通过将芯片压到这种框中，可以实现自动芯片固定。然而，与先前介绍的方法相比，对准精度显著下降。
一种中间替代方案是采用用于弹性体的精确V型槽模具，但不采用特殊形状的锯刀302，见图3，以便在切割晶片时，在芯片上形成锥形边缘。
本发明具有另一重要的含义。由于可以容易地替换倒装片214，这种芯片安装技术也可以用作测试夹具。这种安装技术可以实现实际环境条件下的测试。所以，可以在类系统条件下，在实际系统中进行各芯片的测试，或通过从可控阻抗线上的芯片引出连接进行各芯片的测试。
在不背离本发明精神实质或基本特征的情况下，以上介绍的发明可以用其它方式实现。所以，从各方面来说，目前各实施例应被认为是例示性的，而非限制性的，本发明的范围由所附权利要求书而非以上的说明书限定，因此，所有落入权利要求书的等同含义和范围内的改变预计皆隐含于本发明中。

Claims (7)

1.一种组件结构，包括一倒装片和一基片，其中基片表面具有至少一个凸点，芯片表面具有与凸点相同数目的焊盘，并且凸点顶部的焊盘的图形对应于芯片上焊盘的图形，其特征在于基片(202)具有弹性框(212)，其中芯片(214)具有一边缘，所说框具有与芯片边缘相配合的形状，并且所说框(212)具有至少一个倾斜的框壁(220)，倒装片(214)具有至少一个倾斜的芯片壁(222)，其中所述倾斜的壁(220，222)具有用于相配合的形状和斜度，并且其中焊盘中的至少一个焊盘(210)和弹性凸点中的至少一个弹性凸点(204)具有电通道和电触点。
2.根据权利要求1的组件结构，其特征在于框(212)是具有四个边的方形或矩形。
3.根据权利要求1的组件结构，其特征在于所述电通道和电触点由非氧化金属构成。
4.根据权利要求3的组件结构，其特征在于所述非氧化金属包括金。
5.根据权利要求1的组件结构，其特征在于该组件结构至少具有一个施加力的装置，用于将倒装片(214)和基片(202)压在一起。
6.根据权利要求5的组件结构，其特征在于施加力的装置是一块板。
7.根据权利要求6的组件结构，其特征在于该板用于冷却。
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Cited By (1)

* Cited by examiner, † Cited by third party
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CN100591181C (zh) * 2007-08-24 2010-02-17 武汉华灿光电有限公司 倒装焊发光二极管芯片的制造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004006389A1 (ja) * 2002-07-05 2004-01-15 J.S.T. Mfg. Co., Ltd. コネクタ、このコネクタの製造方法、およびこのコネクタを用いた配線板構造
US7005751B2 (en) * 2003-04-10 2006-02-28 Formfactor, Inc. Layered microelectronic contact and method for fabricating same
CN103180944A (zh) 2010-10-25 2013-06-26 松下电器产业株式会社 电子元件的接合方式
CN105185724B (zh) * 2014-05-30 2019-03-01 无锡华润安盛科技有限公司 一种用于倒装芯片装片工艺的垫块、机器和倒装芯片的方法
WO2023163433A1 (ko) * 2022-02-24 2023-08-31 삼성전자주식회사 디스플레이 모듈의 리페어 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100591181C (zh) * 2007-08-24 2010-02-17 武汉华灿光电有限公司 倒装焊发光二极管芯片的制造方法

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