CN115566066A - 半导体装置结构 - Google Patents

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CN
China
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dielectric
semiconductor layer
semiconductor
gate
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CN202210938274.XA
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朱龙琨
黄懋霖
徐崇威
余佳霓
程冠伦
江国诚
王志豪
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置结构，包括第一介电结构与第二介电结构，以及半导体层位于第一介电结构与第二介电结构之间。结构还包括隔离层位于第一介电结构与第二介电结构之间，且隔离层接触第一介电结构与第二介电结构。第一半导体层位于隔离层上。结构还包括栅极介电层位于隔离层上，以及栅极层位于栅极介电层上。栅极层的末端延伸至第一半导体层的第一表面所定义的第一平面与第一半导体层的第二表面所定义的第二平面之间的高度，且第一半导体层的第一表面与第二表面相对。

Description

半导体装置结构
技术领域
本发明实施例涉及半导体装置结构，尤其涉及导电结构与栅极层之间的 隔离结构。
背景技术
半导体集成电路产业已经历指数成长。集成电路材料与设计的技术进展， 使每一代的集成电路比前一代具有更小且更复杂的电路。在集成电路演进中， 功能密度(比如单位经片面积的内连线装置数目)通常随着几何尺寸(比如采 用的制作工艺所能产生的最小构件或线路)缩小而增加。尺寸缩小通常有利 于增加产能与降低相关成本。尺寸缩小亦增加处理与制造集成电路的复杂度。
因此需改善处理与制造集成电路的方法。
发明内容
一实施例为半导体装置结构。结构包括第一介电结构与第二介电结构； 以及第一半导体层，位于第一介电结构与第二介电结构之间。第一半导体层 具有相对的第一表面与第二表面。结构还包括隔离层，位于第一介电结构与 第二介电结构之间，且隔离层接触第一介电结构与第二介电结构。第一半导 体层位于隔离层上。结构还包括栅极介电层，位于隔离层上；以及栅极层， 位于栅极介电层上。栅极层的末端延伸至第一半导体层的第一表面所定义的 第一平面与第一半导体层的第二表面所定义的第二平面之间的高度。
另一实施例为半导体装置结构。结构包括第一介电结构与第二介电结构； 以及隔离结构，位于第一介电结构与第二介电结构之间。隔离结构包括：第 一表面，具有内侧部分与外侧部分，且外侧部分包括两种材料。隔离结构还 包括第二表面，与第一表面相对；第三表面，连接第一表面与第二表面；以 及第四表面，与第三表面相对。第三表面接触第一介电结构，且第四表面接 触第二介电结构。结构还包括半导体层，位于隔离结构的第一表面的内侧部 分上；以及第一栅极层，位于隔离结构的第一表面的内侧部分与外侧部分上。
又一实施例为半导体装置结构的形成方法。方法包括形成第一半导体层； 形成多个第二半导体层于第一半导体层上；以及形成第一介电结构与第二介 电结构。第一半导体层与第二半导体层位于第一介电结构与第二介电结构之 间。方法还包括形成第一介电层于第一介电结构与第二介电结构上并围绕第 一半导体层与第二半导体层。间隙形成于第一介电结构与第二介电结构上的 第一介电层的第一部分以及围绕第一半导体层与第二半导体层的第一介电 层的第二部分之间。方法还包括形成掩模材料于间隙中；以及移除掩模材料 的一部分。保留的掩模材料与第一半导体层的上表面实质上齐平。方法还包 括移除高于第一半导体层的上表面的第一介电层的部分；移除保留的掩模材 料以形成开口于保留的第一介电层中；形成第二介电层于开口中；以及形成 栅极层以围绕第二半导体层。
附图说明
图1至图8为一些实施例中，制造半导体装置结构的多种阶段的透视图。
图9A、图10A、图11A、图12A、图13A、图14A、图15A及图16A 为一些实施例中，制造半导体装置结构的多种阶段沿着图8的剖线A-A的剖 视图。
图9B、图10B、图11B、图12B、图13B、图14B及图15B为一些实 施例中，制造半导体装置结构的多种阶段沿着图8的剖线B-B的剖视图。
图16B为一些实施例中，制造半导体装置结构的一阶段沿着图8的剖线 C-C的剖视图。
图17A至图17H为一些实施例中，制造半导体装置结构的多种阶段于 图16B的区域的放大图。
图18A至图18C为另一实施例中，制造半导体装置结构的多种阶段于 图16B的区域的放大图。
图19为一些实施例中，隔离结构的放大图。
图20为一些实施例中，制造半导体装置结构的一阶段沿着图8的剖线 A-A的剖视图。
图21为一些实施例中，制造半导体装置结构的一阶段的剖视图。
附图标记如下：
A-A,B-B,C-C:剖线
D1,D2:距离
100:半导体装置结构
102:基板
104:半导体层堆叠
105:半导体层
106,106a,106b:第一半导体层
106a-1,111,121a,170:上表面
108,108a,108b,108c:第二半导体层
107:牺牲半导体层
110,136:掩模结构
110a:含氧层
110b:含氮层
112:鳍状物
114,123:沟槽
115,119,166:衬垫
116:基板部分
117:覆层
118:绝缘材料
120:浅沟槽隔离
121,125:介电材料
127,161:介电结构
130:牺牲栅极堆叠
132:牺牲栅极介电层
134:牺牲栅极层
138:间隔物
139:图案化的掩模层
141:牺牲层
142:介电间隔物
146,149:源极/漏极外延结构
147,174:隔离层
159:第一介电层
160,171:开口
162:接点蚀刻停止层
164:层间介电层
168:掩模材料
172,180:第二介电层
173:下表面
176:栅极介电层
178:第一栅极层
182:末端
190:隔离结构
192:含氧层
193:栅极隔离层
194:第二栅极层
195:导电接点
196:导电结构
197,198:硅化物层
200:区域
202:第一表面
204:第二表面
206:第三表面
208:第四表面
210.214:内侧部分
212.216:外侧部分
具体实施方式
下述详细描述可搭配附图说明，以利理解本发明的各方面。值得注意的 是，各种结构仅用于说明目的而未按比例绘制，如本业常态。实际上为了清 楚说明，可任意增加或减少各种结构的尺寸。
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定 构件与排列的实施例用以简化本发明内容而非局限本发明。举例来说，形成 第一构件于第二构件上的叙述包含两者直接接触的实施例，或两者之间隔有 其他额外构件而非直接接触的实施例。此外，本发明的多个实例可重复采用 相同标号以求简洁，但多种实施例及/或设置中具有相同标号的元件并不必然 具有相同的对应关系。
此外，空间相对用语如“在…下方”、“下方”、“较低的”、“上方”、“较 高的”、或类似用词，用于描述附图中一些元件或结构与另一元件或结构之 间的关系。这些空间相对用语包括使用中或操作中的装置的不同方向，以及 附图中所描述的方向。当装置转向不同方向时(旋转90度或其他方向)，则使 用的空间相对形容词也将依转向后的方向来解释。
图1至图21为一些实施例中，制造半导体装置结构的例示性工艺顺序。 可以理解的是，在图1至图21所示的工艺之前、之中、与之后可提供额外 步骤，且方法的额外实施例可置换或省略一些下述步骤。可调换步骤与工艺 的顺序。
图1至图8为一些实施例中，制造半导体装置结构的多种阶段的透视图。 如图1所示，半导体层堆叠104形成于基板102上。基板102可为半导体基 板。在一些实施例中，基板102包括单晶半导体层位于基板的至少一表面上。 基板102可包括单晶半导体材料，比如但不限于硅、锗、硅锗、砷化镓、锑 化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、砷化镓锑、或磷 化铟。在此实施例中，基板102的组成为硅。在一些实施例中，基板102为 绝缘层上硅基板，其包括绝缘层(未图示)位于两个硅层之间。在一实施例中， 绝缘层为氧化物。
半导体层堆叠104包括第一半导体层106(如106a及106b)与第二半导 体层108(如108a、108b及108c)。第一半导体层106与第二半导体层108 的组成为半导体材料，且两者的蚀刻选择性及/或氧化速率不同。在一些实施 例中，第一半导体层106与第二半导体层108的材料可各自为或包括硅、锗、 碳化硅、砷化锗、磷化镓、磷化铟、砷化铟、锑化铟、磷砷化镓、砷化铝铟、 砷化铝镓、砷化镓铟、磷化镓铟、磷砷化镓铟、或其他合适材料。举例来说，第一半导体层106的组成为硅，而第二半导体层108的组成为硅锗。在一些 实施例中，半导体层堆叠104包括交错的第一半导体层106与第二半导体层 108。第一半导体层106或其部分，在后续阶段中可形成半导体装置结构100 的纳米片通道。半导体装置结构100可包括纳米片晶体管。此处所述的用语 “纳米片”指的是具有纳米尺寸或甚至微米尺寸以及伸长形状的任何材料部 分，不论此部分的剖面形状为何。因此此用语可指圆形与实质上圆形剖面的 伸长材料部分，以及含有圆柱状或实质上矩形剖面的束状或棒状材料部分。 栅极层可围绕半导体装置结构100的纳米片通道。纳米片晶体管可视作纳米 线晶体管、全绕式栅极晶体管、多桥通道晶体管、或具有栅极层围绕通道的 任何晶体管。采用第一半导体层106以定义半导体装置结构100的通道，如 下所述。
在一些实施例中，半导体装置结构100包括互补式场效晶体管，且第一 半导体层106包括两个或更多纳米片场效晶体管所用的通道。举例来说，第 一半导体层106a可定义第一场效晶体管如p型场效晶体管的通道，而第一 半导体层106b可定义第二场效晶体管如n型场效晶体管的通道。第一半导 体层106a及106b的厚度选择可依据装置效能考虑。在一些实施例中，第一 半导体层106a及106b的厚度可各自为约4nm至约7nm。第一半导体层106a的厚度可与第一半导体层106b的厚度相同或不同。
最后可移除第二半导体层108a及108b，且第二半导体层108a及108b 可用于定义形成其中的栅极堆叠所用的空间。厚度选择可依据装置效能考虑。 在一些实施例中，第二半导体层108a及108b的厚度可各自为约8nm至约 15nm。最后可移除第二半导体层108c，且第二半导体层108c可用于定义形 成其中的隔离堆叠所用的空间。第二半导体层108c的厚度可等于、大于、 或小于第二半导体层108a或108b的厚度。
第一半导体层106与第二半导体层108的形成方法可为任何合适的沉积 工艺如外延。举例来说，外延成长半导体层堆叠104的方法可为分子束外延 工艺、有机金属化学气相沉积工艺及/或其他合适的外延成长工艺。
值得注意的是图1显示五个第一半导体层106与五个第二半导体层108 交错设置，但其仅用于说明目的而非局限本发明实施例至权利要求未实际记 载处。应理解可形成任意数目的第一半导体层106与第二半导体层108于半 导体层堆叠104中，且层状物的数目取决于半导体装置结构100所用的通道 的预定数目。在一些实施例中，第一半导体层106的数目如通道数目可介于 3至8之间。此外，值得注意半导体层堆叠104包括2个第一半导体层106a 与三个第一半导体层106b，其用于说明目的而非局限实施例至权利要求未实 际记载处。可以理解的是，可形成任何数目的第一半导体层106a与第一半 导体层106b于半导体层堆叠104中，且半导体层数目取决于第一场效晶体 管(如p型场效晶体管)与第二场效晶体管(如n型场效晶体管)所用的预定通 道数目。在一些实施例中，第一半导体层106a的数目与第一半导体层106b 的数目相同。换言之，互补式场效晶体管的p型场效晶体管与n型场效晶体 管包括相同数目的通道。在图1所示的一些实施例中，第一半导体层106a 的数目与第一半导体层106b的数目不同。换言之，互补式场效晶体管的p 型场效晶体管与n型场效晶体管包括不同数目的通道。
半导体层堆叠104还包括牺牲半导体层107位于基板102上，以及半导 体层105位于牺牲半导体层107上。交错的第一半导体层106与第二半导体 层108可形成于半导体层105上，如图1所示。牺牲半导体层107的组成为 半导体材料，其蚀刻选择性不同于第一半导体层106与第二半导体层的蚀刻 选择性。在一些实施例中，第二半导体层108的组成为硅锗，其具有第一锗 原子％。牺牲半导体层107的组成为硅锗，其具有第二锗原子％，且第二锗 原子％大于第一锗原子％。如此一来，蚀刻工艺时的牺牲半导体层107的蚀 刻速率大于第二半导体层108的蚀刻速率。最后可移除牺牲半导体层107并 将其置换成隔离层(或隔离结构)，如下详述。牺牲半导体层107的厚度小于 第二半导体层108的厚度。在一些实施例中，牺牲半导体层107的厚度比第 二半导体层108的厚度少2nm或更多。举例来说，牺牲半导体层107的厚 度可为约6nm至约13nm。
在后续工艺中，半导体层105可具有源极或漏极区形成其上。半导体层 105的组成可为外延成长的单晶半导体材料，比如但不限于硅、锗、锗锡、 硅锗、砷化镓、锑化铟、磷化镓、锑化镓、砷化铝铟、砷化镓铟、磷化镓锑、 砷化镓锑、氮化镓、磷化镓、或磷化铟。在一些实施例中，半导体层105与 第一半导体层106的组成材料相同。半导体层105的厚度可小于第一半导体 层106的厚度。在一些实施例中，半导体层105的厚度比第一半导体层106 的厚度少2nm至4nm。举例来说，半导体层105的厚度可为约1nm至约5 nm。
图2为一些实施例中，制造半导体装置结构100的多种阶段之一的透视 图。如图2所示，形成鳍状物112。在一些实施例中，鳍状物112各自包括 自基板102形成的基板部分116、半导体层堆叠104的一部分、与掩模结构 110的一部分。在形成鳍状物112之前，可形成掩模结构110于半导体层堆 叠104上。掩模结构110可包括含氧层110a与含氮层110b。含氧层110a可 为垫氧化物层如氧化硅层。含氮层110b可为垫氮化物层如氮化硅层。掩模 结构110的形成方法可为任何合适的沉积工艺，比如化学气相沉积工艺。
鳍状物112的制作方法可采用合适工艺，包括双重图案化或多重图案化 工艺。一般而言，双重图案化或多重图案化工艺结合光刻与自对准工艺，其 产生的图案间距小于采用单一的直接光刻工艺所得的图案间距。举例来说， 一实施例形成牺牲层于基板上，并采用光刻工艺图案化牺牲层。采用自对准 工艺以沿着图案化的牺牲层的侧部形成间隔物。接着移除牺牲层，而保留的 间隔物或芯之后可用于蚀刻半导体层堆叠104与基板102以图案化鳍状物 112。蚀刻工艺可包括干蚀刻、湿蚀刻、反应性离子蚀刻及/或其他合适工艺。 图2显示两个鳍状物112，但鳍状物的数目不限于2。
在一些实施例中，鳍状物112的制作方法可采用合适工艺，包括光刻与 蚀刻工艺。光刻工艺可包括形成光刻胶层(未图示)于掩模结构110上、曝光 光刻胶层至一图案、进行曝光后烘烤工艺、与显影光刻胶而形成图案化的光 刻胶。在一些实施例中，图案化光刻胶已形成图案化的光刻胶的方法，可采 用电子束光刻工艺。接着可采用图案化的光刻胶保护基板102的区域与形成 其上的层状物，而蚀刻工艺可形成沟槽114于未保护的区域中以穿过掩模结 构110与半导体层堆叠104至基板102中，以保留延伸的鳍状物112。蚀刻 沟槽114的方法可采用干蚀刻如反应性离子蚀刻、湿蚀刻及/或上述的组合。
图3为一些实施例中，制造半导体装置结构100的多种阶段之一的透视 图。如图3所示，衬垫115形成于基板102与鳍状物112上。在一些实施例 中，可视情况形成衬垫(未图示)于基板102与鳍状物112上，且可形成衬垫 115于视情况形成的衬垫上。衬垫115的组成可为半导体材料如硅。在一些 实施例中，衬垫115的组成与基板102的材料相同。衬垫115可为顺应性层， 且其形成方法可为顺应性工艺如原子层沉积工艺。此处所述的用语“顺应性”指的是多种区域上的层状物具有实施上相同的厚度。
图4为一些实施例中，制造半导体装置结构100的多种阶段之一的透视 图。如图4所示，绝缘材料118形成于基板102上。绝缘材料118的组成可 为含氧材料(如氧化硅或掺杂氟的硅酸盐玻璃)、含氮材料(如氮化硅、氮氧化 硅、碳氮氧化硅、或碳氮化硅)、低介电常数的介电材料、或任何合适的介 电材料。绝缘材料118的形成方法可先形成绝缘材料于基板102上，使鳍状 物112埋置于绝缘材料中。绝缘材料的形成方法可为任何合适方法，比如低压化学气相沉积、等离子体辅助化学气相沉积、或可流动的化学气相沉积。 接着可进行平坦化步骤如化学机械研磨工艺及/或回蚀刻工艺，以自绝缘材料 露出鳍状物112的顶部(如衬垫115)。接着可移除相邻的鳍状物112之间的 绝缘材料的一部分，使绝缘材料凹陷已形成绝缘材料118。绝缘材料118可 部分地填入沟槽114。绝缘材料118可为浅沟槽隔离120。绝缘材料118包 括的上表面111，可齐平或低于接触基板102的基板部分116的牺牲半导体 层107的表面。
接着如图5所示，形成覆层117于衬垫115的露出表面上。在形成覆层 117时，衬垫115可扩散至覆层117中。因此一些实施例的衬垫可视情况不 存在，而覆层117接触半导体层堆叠104，如图5所示。在一些实施例中， 覆层117包括半导体材料。覆层117可成长于半导体材料上，但不成长于介 电材料上。举例来说，覆层117包括硅锗且成长于衬垫115的硅上，但不成 长于绝缘材料118的介电材料上。在一些实施例中，覆层117与第二半导体 层108a、108b及108c包括蚀刻选择性相同的相同材料。举例来说，覆层117 与第二半导体层108a、108b及108c包括硅锗。之后可移除覆层117与第二 半导体层108a、108b及108c，以产生栅极堆叠与隔离堆叠所用的空间。
接着如图6所示，衬垫119形成于覆层117与绝缘材料118上。衬垫119 可包括低介电常数(小于7)的介电材料，比如氧化硅、氮化硅、碳氮化硅、 碳氧化硅、或碳氮氧化硅。衬垫119的形成方法可为顺应性工艺如原子层沉 积工艺。介电材料121形成于沟槽114(图5)之中与衬垫119之上，如图6 所示。介电材料121可为含氧材料如氧化物，且其形成方法可为可流动的化 学气相沉积。含氧材料的介电常数可小于约7，比如小于约3。在一些实施 例中，介电材料121与绝缘材料118包含相同材料。衬垫119的厚度可为约1nm至约6nm。衬垫119可作为壳层，以在后续移除覆层117时保护介电 材料121。因此若衬垫119的厚度小于约1nm，则可能不足以保护介电材料 121。另一方面，若衬垫119的厚度大于约6nm，则可能填满沟槽114(图5)。
可先形成衬垫119与介电材料121于鳍状物112上，接着进行平坦化工 艺如化学机械研磨工艺，以移除鳍状物112上的衬垫119与介电材料121的 部分。可使衬垫119与介电材料121进一步凹陷至最顶部的第一半导体层 106a的高度，如图6所示。举例来说，一些实施例在凹陷工艺之后，介电材 料121的上表面121a可与最顶部的第一半导体层106a的上表面106a-1实质 上齐平。最顶部的第一半导体层106a的上表面106a-1可接触掩模结构110， 比如接触含氧层110a。衬垫119可凹陷至与介电材料121的高度相同。使衬 垫119与介电材料121凹陷的方法可为任何合适工艺，比如干蚀刻、湿蚀刻、 或上述的组合。在一些实施例中，可进行第一蚀刻工艺使介电材料121凹陷， 接着进行第二蚀刻工艺使衬垫119凹陷。蚀刻工艺可为选择性蚀刻工艺，其 不移除覆层117的半导体材料。凹陷工艺可形成沟槽123于鳍状物112之间。
介电材料125形成于沟槽123(图6)之中与介电材料121及衬垫119之 上，如图7所示。介电材料125可包括氧化硅、氮化硅、碳化硅、碳氮化硅、 氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧 化锆铝、氧化铪、或其他合适的介电材料。在一些实施例中，介电材料125 包括高介电常数(大于氧化硅的介电常数)的介电材料。介电材料125的形成 方法可为任何合适工艺，比如化学气相沉积、等离子体辅助化学气相沉积、 可流动的化学气相沉积、或原子层沉积等工艺。衬垫119、介电材料121、 与介电材料125可一起视作介电结构127。介电结构127可为分隔相邻的源 极/漏极外延结构与相邻的栅极层的介电鳍状物。
使覆层117凹陷，并移除掩模结构110以露出最顶部的第一半导体层 106a的上表面106a-1，如图7所示。使覆层117凹陷的步骤可为任何合适工 艺，比如干蚀刻、湿蚀刻、或上述的组合。可控制凹陷工艺，使保留的覆层 117与半导体层堆叠104中的最顶部的第一半导体层106a的上表面106a-1 实质上等高。蚀刻工艺可为选择性蚀刻工艺，其不移除介电材料125。移除 掩模结构110的方法可为任何合适工艺，比如干蚀刻、湿蚀刻、或上述的组 合。
介电材料125形成于沟槽123(图6)之中与介电材料121及衬垫119之 上，如图7所示。介电材料125可包括氧化硅、氮化硅、碳化硅、碳氮化硅、 氮氧化硅、碳氮氧化硅、氧化铝、氮化铝、氮氧化铝、氧化锆、氮化锆、氧 化锆铝、氧化铪、或其他合适的介电材料。在一些实施例中，介电材料125 包括高介电常数(大于氧化硅的介电常数)的介电材料。介电材料125的形成 方法可为任何合适工艺，比如化学气相沉积、等离子体辅助化学气相沉积、 可流动的化学气相沉积、或原子层沉积等工艺。衬垫119、介电材料121、 与介电材料125可一起视作介电结构127。介电结构127可为分隔相邻的源 极/漏极外延结构与相邻的栅极层的介电鳍状物。
使覆层117凹陷，并移除掩模结构110以露出最顶部的第一半导体层 106a的上表面106a-1，如图7所示。使覆层117凹陷的步骤可为任何合适工 艺，比如干蚀刻、湿蚀刻、或上述的组合。可控制凹陷工艺，使保留的覆层 117与半导体层堆叠104中的最顶部的第一半导体层106a的上表面106a-1 实质上等高。蚀刻工艺可为选择性蚀刻工艺，其不移除介电材料125。移除 掩模结构110的方法可为任何合适工艺，比如干蚀刻、湿蚀刻、或上述的组 合。
接着如图8所示，一或多个牺牲栅极堆叠130形成于半导体装置结构100 上。牺牲栅极堆叠130可包括牺牲栅极介电层132、牺牲栅极层134、与掩 模结构136。牺牲栅极介电层132可包括一或多层的介电材料，比如氧化硅、 氮化硅、高介电常数的介电材料及/或其他合适的介电材料。在一些实施例中， 牺牲栅极介电层132与介电材料125包括不同材料。在一些实施例中，牺牲 栅极介电层132的沉积方法可为化学气相沉积工艺、次压化学气相沉积工艺、 可流动的化学气相沉积工艺、原子层沉积工艺、物理气相沉积工艺、或其他 合适工艺。牺牲栅极层134可包括多晶硅。掩模结构136可包括一或多层的 含氧层及/或含氮层。在一些实施例中，牺牲栅极层134与掩模结构136的形 成方法可为多种工艺如层状物沉积，比如化学气相沉积如低压化学气相沉积 或等离子体辅助化学气相沉积、物理气相沉积、原子层沉积、热氧化、电子 束蒸镀、其他合适的沉积技术、或上述的组合。
牺牲栅极堆叠130的形成方法可为先沉积牺牲栅极介电层132、牺牲栅 极层134、与掩模结构136的毯覆性层状物，接着进行图案化与蚀刻工艺。 举例来说，图案化工艺包括光刻工艺(如光刻或电子束光刻)，其可进一步包 括涂布光刻胶(如旋转涂布)、软烘烤、对准光掩膜、曝光、曝光后烘烤、显 影光刻胶、冲洗、干燥(如旋干及/或硬烘烤)、其他合适的光刻技术及/或上述 的组合。在一些实施例中，蚀刻工艺可包括干蚀刻(如反应性离子蚀刻)、湿 蚀刻、其他蚀刻方法及/或上述的组合。通过图案化牺牲栅极堆叠130，牺牲 栅极堆叠130的两侧上可部分露出鳍状物112的半导体层堆叠104。图8显 示一个牺牲栅极堆叠130，但牺牲栅极堆叠130的数目不限于1。在一些实 施例中，可沿着X方向配置两个或更多牺牲栅极堆叠130。
间隔物138形成于牺牲栅极堆叠130的侧壁上。间隔物138的形成方法 可先沉积顺应性层，接着回蚀刻顺应性层以形成间隔物138。举例来说，间 隔物材料层可顺应性地位于半导体装置结构100的露出表面上。顺应性的间 隔物材料层的形成方法可为原子层沉积工艺。之后可进行非等向蚀刻于间隔 物材料层上，比如采用反应性离子蚀刻。在非等向蚀刻工艺时，可自水平表 面(如鳍状物112、覆层117、与介电材料125的顶部)移除主要的间隔物材料 层，而保留间隔物138于垂直表面(如牺牲栅极堆叠130的侧壁)上。间隔物 138的组成可为介电材料如氧化硅、氮化硅、碳化硅、氮氧化硅、碳氮化硅、 碳氧化硅、碳氮氧化硅及/或上述的组合。在一些实施例中，间隔物138包括 多个层状物，比如主要间隔物墙、衬垫层、与类似物。
图9A至图15A为一些实施例中，制造半导体装置结构100的多种阶段 沿着图8的剖线A-A的剖视图。图9B至图14B为一些实施例中，制造半导 体装置结构的多种阶段沿着图8的剖线B-B的剖视图。图9A及图9B为制 造图8所示的半导体装置结构100的阶段。
如图9A及图9B所示，采用一或多道合适的蚀刻工艺如干蚀刻、湿蚀 刻、或上述的组合，选择性地使牺牲栅极堆叠130与间隔物138未覆盖的介 电材料125的露出部分、覆层117的露出部分、与鳍状物112的露出部分凹 陷或移除。在一些实施例中，使鳍状物112的半导体层堆叠104的露出部分 凹陷，以露出半导体层105。如图9B所示，移除覆层117的露出部分。凹 陷与移除工艺可包括蚀刻工艺，其可使鳍状物112的露出部分凹陷，并移除 覆层117的露出部分。
在一些实施例中，蚀刻工艺可减少介电结构127其露出的介电材料125 的高度。因此牺牲栅极堆叠130与间隔物138之下的介电材料125的第一部 分的高度，大于源极/漏极外延结构146及149之间的介电材料125的第二部 分的高度(图14B)。
如图10A所示，图案化的掩模层139位于半导体装置结构100的部分上。 图案化的掩模层139可为单层或多层光刻胶如三层光刻胶，其可包含底层、 中间层位于底层上、以及光刻胶层。如图10A所示，图案化的掩模层139 覆盖牺牲栅极堆叠130的一侧上的半导体层105的露出部分，而牺牲栅极堆 叠130的另一侧上的半导体层105的露出部分维持露出。可进行一或多个蚀 刻工艺以移除半导体层105的露出部分，亦可由一或多个蚀刻工艺移除半导 体层105的露出部分之下的牺牲半导体层107的部分与基板102的部分，如 图10A及图10B所示。一或多个蚀刻工艺可与使鳍状物112的露出部分与 覆层117的露出部分凹陷或移除的一或多个蚀刻工艺(如图9A及图9B所示) 相同。图案化的掩模层139可保护牺牲栅极堆叠130的一侧上的半导体层105 的部分与位于其下的材料，且可移除牺牲栅极堆叠130的另一侧上的半导体 层105的露出部分与位于其下的材料。如此一来，可露出牺牲栅极堆叠130的一侧上的基板102的一部分。
接着如图11A及图11B所示，牺牲层141(或所谓的背侧接点对准结构) 可选择性地形成于基板102的露出部分上。牺牲层141可与半导体层105的 上表面齐平。图案化的掩模层139可避免牺牲层141形成其上，因为牺牲层 141形成于半导体材料(如基板102)上，但不形成于图案化的掩模层139的材 料上。牺牲层141的形成方法可为化学气相沉积、化学气相沉积外延、分子 束外延、或任何合适的沉积技术。后续阶段可移除牺牲层141并置换成背侧接点。
选择牺牲层141的材料，使牺牲层141的蚀刻选择性与基板102、第二 半导体层108、牺牲半导体层107、与绝缘材料118的蚀刻选择性不同。在 一些实施例中，牺牲层141可为硅锗层，其锗浓度与牺牲半导体层107的硅 锗的锗浓度不同。举例来说，牺牲层141的锗浓度小于牺牲半导体层107的 锗浓度。在形成牺牲层141之后，可采用任何合适的技术如灰化、剥除、或 类似方法移除图案化的掩模层139。
接着如图12A所示，移除第二半导体层108a、108b及108c各自的边缘 部分与覆层117的边缘部分。在一些实施例中，移除方法为选择性湿蚀刻工 艺。举例来说，当第二半导体层108a、108b及108c的组成为硅锗，覆层117 的组成可与第二半导体层108a、108b及108c的材料相同，第一半导体层106a 及106b的组成为硅，且牺牲层141的组成为锗浓度低于第二半导体层108a、 108b及108c的硅锗时，可采用氨与过氧化氢的混合物的选择性湿蚀刻。如 此一来，可移除第二半导体层108a、108b及108c的边缘部分与覆层117的 边缘部分，而第一半导体层106a及106b与牺牲层141实质上不变。
接着形成介电间隔物142于移除第二半导体层108a、108b、108c的边 缘部分与覆层117的边缘部分所产生的空间中，如图12A所示。在一些实施 例中，介电间隔物142可与间隔物138齐平。介电间隔物142可包括低介电 常数的介电材料，比如氮氧化硅、碳氮化硅、碳氧化硅、碳氮氧化硅、或氮 化硅。在一些实施例中，介电间隔物142的形成方法可采用顺应性的沉积工 艺如原子层沉积以形成顺应性的介电层，接着非等向蚀刻移除顺应性的介电层的介电间隔物142以外的部分。在非等向蚀刻工艺时，第一半导体层106a 及106b可保护介电间隔物142。
接着如图13A及图13B所示，源极/漏极外延结构146形成于牺牲栅极 堆叠130的一侧上的牺牲层141之上，以及牺牲栅极堆叠130的另一侧上的 半导体层105的部分之上。源极/漏极外延结构146可包括一或多层的硅、磷 化硅、碳化硅、或碳磷化硅以用于n型场效晶体管，或者硅、硅锗、或锗以 用于p型场效晶体管。在一些实施例中，源极/漏极外延结构146包括一或多 层的硅、硅锗、或锗以用于p型场效晶体管。源极/漏极外延结构146可水平 与垂直成长以形成晶面，其可对应基钣102与半导体层105所用的材料的结 晶平面。源极/漏极外延结构146的形成方法可为外延成长法，其可采用化学 气相沉积、原子层沉积、或分子束外延。源极/漏极外延结构146接触第一半 导体层106a与介电间隔物142，如图13A所示。源极/漏极外延结构146可 为源极/漏极区。在本发明实施例中，用语“源极区”与“漏极区”可交换使 用，且其结构实质上相同。在一些实施例中，形成于对应的牺牲层141上的 源极/漏极外延结构146为源极外延结构，而形成于半导体层105的部分上的 源极/漏极外延结构146为漏极外延结构。在一些实施例中，源极/漏极外延 结构146形成于半导体层105的上表面170上。牺牲层141可置换成背侧接 点以接触位于其下的一或多个电源轨，以提供电流至形成于牺牲层141上的 源极/漏极外延结构146。
源极/漏极外延结构146的形成方法可为先行成外延材料以填入相邻的 介电结构127之间的空间，接着使外延材料凹陷以形成源极/漏极外延结构 146。使外延材料凹陷的方法可为任何合适工艺如干蚀刻或湿蚀刻，其可选 择性移除每一外延材料的一部分，但不移除掩模结构136、介电间隔物142、 与介电材料125的介电材料。
如图13A所示，源极/漏极外延结构146接触第一半导体层106a。在一 些实施例中，半导体装置结构100包括纳米片p型场效晶体管，其源极外延 结构与漏极外延结构(如源极/漏极外延结构146)均接触一或多个第一半导体 层106a或一或多个通道。
接着如图14A及图14B所示，隔离层147形成于每一源极/漏极外延结 构146上。隔离层147与绝缘材料118可包括相同材料。在一些实施例中， 隔离层147包括可流动的化学气相沉积所形成的氧化物。隔离层147的形成 方法可先采用可流动的化学气相沉积以将隔离材料填入相邻的介电结构127 之间的空间，接着使隔离材料凹陷至低于最底部的第一半导体层106b的高 度。使隔离材料凹陷的方法可为合适工艺如干蚀刻或湿蚀刻，其可选择性移 除隔离材料的一部分而不移除掩模结构136、间隔物138、与介电材料125 的介电材料。
接着如图14A及图14B所示，源极/漏极外延结构149形成于隔离层147 上。隔离层147可电性隔离源极/漏极外延结构146与源极/漏极外延结构149。 源极/漏极外延结构149可包或一或多层的硅、磷化硅、碳化硅、或碳磷化硅 以用于n型场效晶体管，或者硅、硅锗、或锗以用于p型场效晶体管。在一 些实施例中，源极/漏极外延结构149包括一或多层的硅、磷化硅、碳化硅、 或碳磷化硅以用于n型场效晶体管。可自第一半导体层106b形成源极/漏极 外延结构149。源极/漏极外延结构149可垂直与水平成长以形成晶面，其可 对应第一半导体层106b所用的材料的结晶平面。源极/漏极外延结构149的 形成方法可为外延成长法，其可采用化学气相沉积、原子层沉积、或分子束 外延。源极/漏极外延结构149可为源极/漏极区。
如图14A所示，源极/漏极外延结构149接触第一半导体层106b。在一 些实施例中，半导体装置结构100包括纳米片n型场效晶体管，其源极外延 结构与漏极外延结构(如源极/漏极外延结构149)均接触一或多个第一半导体 层106b或一或多个通道。源极/漏极外延结构149可位于对应的源极/漏极外 延结构146上并对准对应的源极/漏极外延结构146，如图14A及图14B所 示。半导体装置结构100可包括互补式场效晶体管，其具有n型场效晶体管 位于p型场效晶体管之上并对准p型场效晶体管。
接着如图15A及图15B所示，接点蚀刻停止层162可形成于源极/漏极 外延结构149、介电结构127、与间隔物138上。接点蚀刻停止层162可包 括含氧材料或含氮材料，比如氮化硅、碳氮化硅、氮氧化硅、氮化碳、氧化 硅、碳氧化硅、类似物、或上述的组合。接点蚀刻停止层162的形成方法可 为化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、或任何合适的 沉积技术。在一些实施例中，接点蚀刻停止层162为原子层沉积工艺所形成 的顺应性层。层间介电层164可形成于接点蚀刻停止层162上。层间介电层 164所用的材料可包括四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、或掺 杂氧化硅(如硼磷硅酸盐玻璃、氟硅酸盐玻璃、磷硅酸盐玻璃、或硼硅酸盐 玻璃)及/或其他合适的介电材料。层间介电层164的沉积方法可为等离子体 辅助化学气相沉积工艺或其他合适的沉积技术。一些实施例在形成层间介电 层164之后，可对半导体装置结构100进行热工艺以退火层间介电层164。
进行平坦化工艺以露出牺牲栅极层134，如图15A及图15B所示。平坦 化工艺可为任何合适工艺，比如化学机械研磨工艺。平坦化工艺可移除牺牲 栅极堆叠130上的层间介电层164与接点蚀刻停止层162的部分。平坦化工 艺亦可移除掩模结构136。
图16B为一些实施例中，制造半导体装置结构100的一阶段沿着图8的 剖线C-C的剖视图。如图16A及图16B所示，移除牺牲栅极层134与牺牲 栅极介电层132，以露出覆层117(图7)与半导体层堆叠104。可先由任何合 适工艺移除牺牲栅极层134，比如干蚀刻、湿蚀刻、或上述的组合。接着移 除牺牲栅极介电层132，且移除方法可为任何合适工艺如干蚀刻、湿蚀刻、 或上述的组合。在一些实施例中，湿蚀刻剂如氢氧化四甲基铵溶液可用于选择性移除牺牲栅极层134，而不移除间隔物138、层间介电层164、介电结构 127的介电材料125、与接点蚀刻停止层162。
如图16A及图16B所示，移除覆层117、牺牲半导体层107、与第二半 导体层108。移除工艺可露出介电间隔物142、基板部分116、与第一半导体 层106。移除工艺可为任何合适工艺，比如干蚀刻、湿蚀刻、或上述的组合。 蚀刻工艺可为选择性蚀刻工艺，其可移除覆层117、牺牲半导体层107、与 第二半导体层108，但不蚀刻间隔物138、接点蚀刻停止层162、介电材料 125、与第一半导体层106。如此一来，可形成开口160，如图16A及图16B 所示。开口160中可露出介电间隔物142未覆盖的每一第一半导体层106的 部分。第一半导体层106a可各自为第一纳米片晶体管的纳米片通道，而第 一半导体层106b可各自为第二纳米片晶体管的纳米片通道，且第二纳米片 晶体管位于第一纳米片晶体管上并对准第一纳米片晶体管。
图17A至图17H为一些实施例中，制造半导体装置结构的多种阶段于 图16B的区域200的放大图。附图省略衬垫115以求附图清楚。如图17A 所示的一些实施例中，介电结构127(图16B)可置换成介电结构161。介电 结构161可包括任何合适的介电材料。在一些实施例中，介电结构161包括 的介电材料与介电材料121类似。第一介电层159可形成于基板部分116之 上、绝缘材料118之上、介电结构161(或图16B所示的介电结构127)之上、 半导体层105周围、与第一半导体层106周围。在一些实施例中，原生氧化 物层(未图示)围绕每一第一半导体层106，而第一介电层159围绕每一原生 氧化物层(其围绕对应的第一半导体层106)。第一介电层159可为含氧层如 氧化物层。在一些实施例中，第一介电层159包括氧化钛、氧化铝、氧化铪、 或氧化锆。举例来说，第一介电层159的组成为二氧化钛、三氧化二铝、二 氧化铪、或二氧化锆。第一介电层159可为顺应性工艺如原子层沉积所形成 的顺应性层状物。第一介电层159的厚度可为约3nm至约6nm。第一介电 层159的厚度定义，可使第一介电层159填入半导体层105与基板部分116 之间的空间，而间隙形成于围绕第一半导体层106a的第一介电层159的部 分与围绕相邻的第一半导体层106a的第一介电层159的部分之间。半导体 层105与基板部分116之间的空间，由牺牲半导体层107的厚度所定义(图 15A)。相邻的第一半导体层106a之间的空间，由第二半导体层108a的厚度 所定义(图15A)。第二半导体层108a的厚度大于牺牲半导体层107的厚度。
第一介电层159可包括第一部分位于介电结构161(或图16B所示的介 电结构127)上，以及第二部分以围绕第一半导体层106。如图17A所示，第 一介电层159的第一部分与第二部分之间具有距离D1，而第一介电层159 的相邻的第二部分之间具有距离D2。在一些实施例中，距离D1大于距离 D2。
接着如图17B所示，视情况形成的衬垫166可形成于第一介电层159上。 视情况形成的衬垫166可填入第一介电层159的相邻的第二部分之间的空间， 且可形成间隙于第一介电层159的第一部分上的视情况形成的衬垫166的部 分以及第一介电层159的第二部分上的视情况形成的衬垫166的部分之间。 换言之，距离D2所定义的空间可填有视情况形成的衬垫166，而距离D1 所定义的空间可部分地填有视情况形成的衬垫166。掩模材料168形成于第 一介电层159的第一部分上的视情况形成的衬垫166的部分以及第一介电层 159的第二部分上的视情况形成的衬垫166的部分之间的间隙中，如图17B 所示。换言之，距离D1所定义的空间可填有视情况形成的衬垫166与掩模 材料168。掩模材料168可为底抗反射涂层材料，其可为旋转涂布的有机材 料或旋转涂布的碳材料。
在一些实施例中，掩模材料168的材料无法填入小于约3nm(如小于约 2nm)的间隙，且可省略视情况形成的衬垫166。在这些实施例中，由于距离 D1大于距离D2，因此距离D1所定义的空间可填有掩模材料168，而距离 D2所定义的空间不填有材料。因此若掩模材料168可填入小于约3nm的间 隙，则视情况形成的衬垫166可用于避免掩模材料168形成于第一介电层159 的相邻的第二部分之间。若掩模材料168不能填入小于3nm的间隙，则可 省略视情况形成的衬垫166。
接着如图17C所示，使掩模材料168凹陷至与半导体层105的上表面 170等高。上表面170可面对第一半导体层106a。掩模材料168的凹陷可露 出高于半导体层105的上表面170的视情况形成的衬垫166的部分(或第一 介电层159，若省略视情况形成的衬垫166)。使掩模材料168凹陷的方法可 为任何合适工艺，比如干蚀刻、湿蚀刻、或上述的组合。凹陷工艺可为选择 性蚀刻，其移除掩模材料168的部分，但不移除视情况形成的衬垫166(或 第一介电层159，若省略视情况形成的衬垫166)。
接着如图17D所示，移除高于半导体层105的上表面170的保留的掩模 材料168、视情况形成的衬垫166、与第一介电层159的部分，而保留的第 一介电层159低于上表面170。移除工艺可形成开口171。在不具有视情况 形成的衬垫166的实施例中，可先移除第一介电层159的部分，接着移除保 留的掩模材料168。移除第一介电层159的部分的方法可为任何合适工艺， 比如干蚀刻、湿蚀刻、或上述的组合。移除工艺可维选择性蚀刻工艺，其移 除第一介电层159的部分，而不移除保留的掩模材料168与低于上表面170 (移除工艺之后露出上表面170)的第一介电层159的部分。保留的掩模材料 168的移除方法可为选择性蚀刻工艺，其移除保留的掩模材料168而不移除 第一介电层159的保留部分，如图17D所示。
在具有视情况形成的衬垫166的实施例中，可先移除高于上表面170的 视情况形成的衬垫166的部分与第一介电层159的部分，接着移除保留的掩 模材料168，再移除低于上表面170(移除工艺后将露出上表面170)的视情况 形成的衬垫166的保留部分。可由任何顺序与任何合适工艺(如干蚀刻、湿 蚀刻、或上述的组合)移除第一介电层159的部分与视情况形成的衬垫166 的部分。移除工艺可为一或多道选择性蚀刻工艺，其移除第一介电层159的 部分与视情况形成的衬垫166的部分，但不移除低于上表面170的第一介电 层159的部分与保留的掩模材料168。可由选择性蚀刻工艺移除保留的掩模 材料168，但不移除第一介电层159的保留部分与视情况形成的衬垫166的 保留部分。可由选择性蚀刻工艺移除视情况形成的衬垫166的保留部分，而 不移除第一介电层159的保留部分，如图17D所示。
第二介电层172形成于开口171之中、介电结构161(或图16B所示的 介电结构127)之上、半导体层105之上、与第一半导体层106周围，如图 17E所示。第二介电层172与第一介电层159可包含相同材料，且第二介电 层172与第一介电层159的形成方法可相同。如此一来，第一介电层159与 第二介电层172可填入半导体层105的下表面173的高度与基板部分116或 绝缘材料118的高度之间的空间。下表面173可与上表面170相对。位于半 导体层105的下表面173的高度与基板部分116或绝缘材料118的高度之间 的空间中的第一介电层159与第二介电层172，可视作隔离层174。
接着如图17F所示，移除高于半导体层105的下表面173的第二介电层 172的部分。第二介电层172的部分的移除方法，可与图17D所示的第一介 电层159的部分的移除方法相同。可依据第二介电层172的厚度进行移除工 艺。举例来说，若第二介电层172的厚度为约3nm，则可控制等向蚀刻工艺 以移除至少或约3nm的第二介电层172。在一些实施例中，可进行温和的湿 蚀刻工艺以移除高于半导体层105的下表面173的第二介电层172的部分。 温和的湿蚀刻工艺不移除低于半导体层105的下表面173的第二介电层172 的部分。由于第二介电层172的蚀刻量受到控制，可移除高于半导体层105 的下表面173的第二介电层172的主要部分。如此一来，隔离层174位于半 导体层105的下表面173的高度与基板部分116或绝缘材料118的高度之间 的空间中，如图17F所示。隔离层174的厚度可为约6nm至约13nm。牺牲半导体层107的厚度可定义隔离层174的厚度。隔离层174可隔离第一栅 极层178(图17H)与导电结构196(图21)。此外，隔离层174可隔离导电结 构196(图21)与源极/漏极外延结构146(图21)。因此若隔离层174的厚度小 于约6nm，则隔离层174可能不足以隔离材料。另一方面，若隔离层174 的厚度大于约13nm，则增加制造成本而无明显优点。
接着如图17G所示，栅极介电层176形成于隔离层174之上以及半导体 层105与第一半导体层106周围。栅极介电层176与牺牲栅极介电层132(图 8)可包括相同材料。在一些实施例中，栅极介电层176包括高介电常数的介 电材料。在一些实施例中，含氧层192(图20)可形成于半导体层105与第一 半导体层106周围，且栅极介电层176可形成于含氧层192之上。含氧层192 与栅极介电层176的形成方法可为任何合适工艺，比如原子层沉积工艺。在 一些实施例中，含氧层192与栅极介电层176的形成方法为顺应性工艺。
接着如图17H所示，第一栅极层178形成于每一开口160(图17G)之中 与栅极介电层176之上。第一栅极层178形成于栅极介电层176上，以围绕 每一第一半导体层106a的一部分。第一栅极层178包括一或多层的导电材 料，比如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、镍硅化物、钴硅 化物、氮化钛、氮化钨、碳氮化钨、钛铝、氮化钛钽、氮化钛铝、氮化钽、碳氮化钽、碳化钽、氮化钽硅、金属合金、其他合适材料及/或上述的组合。 第一栅极层178的形成方法可为物理气相沉积、化学气相沉积、原子层沉积、 电镀、或其他合适方法。在一些实施例中，第一栅极层178包括p型栅极层 如氮化钛、氮化钽、氮化钛钽、氮化钛铝、碳氮化钨、钨、镍、钴、或其他 合适材料，且第一栅极层178为p型场效晶体管的栅极层。第一栅极层178 的形成方法可为先形成栅极层以填入开口160，接着以回蚀刻工艺使栅极层 凹陷至齐平或刚好低于最顶部的第一半导体层106a的上表面(图16B)。
第一栅极层178的末端182不延伸低于半导体层105的下表面173所定 义的平面，如图17H所示。若栅极层的一部分延伸低于半导体层105的下表 面173，则栅极层与导电结构196之间可能发生电性短路。电性短路可能造 成可信度的问题如时间相关的介电击穿。因此第一栅极层178的末端182高 于半导体层105的下表面173所定义的平面，可减少第一栅极层178与导电 结构196(图21)之间的电性短路风险，进而减少时间相关的介电击穿。在一 些实施例中，第一栅极层178的末端182的高度可在半导体层105的下表面 173所定义的平面与半导体层105的上表面170所定义的平面之间。
图18A至图18C为另一实施例中，制造半导体装置结构100的多种阶 段于图16B的区域200的放大图。图18A显示图17D所示的制造阶段之后 的半导体装置结构100。如图18A所示，除了形成第二介电层172(其与第 一介电层159包含相同材料)之外，可形成第二介电层180于开口171(图17D) 之中、介电结构161(或图16B所示的介电结构127)的部分之上、半导体层 105之上、与第一半导体层106周围。第二介电层180可包括含氧层如氧化 物层。在一些实施例中，第二介电层180包括氧化钛、氧化铝、氧化铪、或 氧化锆。举例来说，第二介电层180的组成为二氧化钛、三氧化二铝、二氧 化铪、或二氧化锆。第二介电层180与第一介电层159的材料可不同。
接着如图18B所示，移除高于半导体层105的下表面173的第一介电层 159与第二介电层180的部分。由于第二介电层180与第一介电层159的材 料不同，可进行选择性蚀刻工艺以移除第二介电层180的部分，比如选择性 干蚀刻或湿蚀刻工艺。选择性蚀刻工艺所用的蚀刻剂可由第一速率移除第二 介电层180的部分，并由第二速率移除第一介电层159的部分，且第二速率 小于第一速率。由于选择性蚀刻工艺，可最小化第一介电层159的过蚀刻。 选择性蚀刻工艺不移除第一介电层159中的开口171中的第二介电层180的 部分。如此一来，隔离结构190包括第一介电层159与形成其中的第二介电 层180，且位于半导体层105的下表面173的高度以及基板部分116或绝缘 材料118的高度之间。
隔离结构190的厚度为约6nm至约13nm。牺牲半导体层107的厚度 可定义隔离结构190的厚度。隔离结构190可隔离第一栅极层178(图17H) 与导电结构196(图21)。此外，隔离结构190可隔离导电结构196(图21)与 源极/漏极外延结构146(图21)。因此若隔离结构190的厚度小于约6nm， 则隔离结构190可能不足以隔离材料。另一方面，若隔离结构190的厚度大 于约13nm，则增加制造成本而无明显优点。接着如图18C所示，形成栅极 介电层176与第一栅极层178，其形成方法可与图17H所述的工艺相同。
图19为一些实施例中，图18C所示的隔离结构190的放大图。如图19 所示，隔离结构190包括第一介电层159，以及第二介电层180形成于第一 介电层159中。隔离结构190包括第一表面202、第二表面204以与第一表 面202相对、第三表面206以连接第一表面202与第二表面204、以及第四 表面208以与第三表面206相对并连接第一表面202与第二表面204。第一 表面202包括两种不同材料，比如第一介电层159与第二介电层180。第一 表面202可实质上平坦，且可包括内侧部分210与外侧部分212。外侧部分 212可包括两种不同材料，比如第一介电层159的材料与第二介电层180的 材料。内侧部分210可接触半导体层105(图18C)或形成于半导体层105上 的原生氧化物层。外侧部分212可接触栅极介电层176的一部分(图18C)。 举例来说，外侧部分212的两种不同材料可接触栅极介电层176(图18C)。第二表面204包括内侧部分214与外侧部分216。内侧部分214可接触基板 部分116(图18C)或形成于半导体层105上的原生氧化物层。外侧部分216 可接触绝缘材料118(图18C)。第三表面206与第四表面208可接触介电结 构161(图18C)或图16B所示的介电结构127。第一表面202、第二表面204、 第三表面206、与第四表面208的一或多者可平坦或不平坦。在一些实施例 中，绝缘材料118(图4)的上表面111(图4)低于基板部分116(图4)的上表面， 造成第二表面204不平坦。隔离层174可具有相同表面，除了第一表面202 包括单一材料。
图20为一些实施例中，制造半导体装置结构的一阶段沿着图8的剖线 A-A的剖视图。图20显示图17H或图18C所示的制造阶段之后的半导体装 置结构100。如图18A所示，形成第一栅极层178之后，可形成栅极隔离层 193于第一栅极层178之上以及最顶部的第一半导体层106a与最底部的第一 半导体层106b之间。栅极隔离层193包括一或多层的介电材料如金属氧化 物(比如耐火金属氧化物)。栅极隔离层193的形成方法可为物理气相沉积、 化学气相沉积、等离子体辅助化学气相沉积、原子层沉积、电镀、或其他合 适方法。栅极隔离层193的形成方法可为先形成介电层以填入开口160(图 16A)，接着以回蚀刻工艺使介电层凹陷至最底部的第一半导体层106b的下 表面的高度。
第二栅极层194形成于栅极隔离层193上。第二栅极层194形成于栅极 介电层176上，以围绕每一第一半导体层106b的部分。第二栅极层194包 括一或多层的导电材料如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、 镍硅化物、钴硅化物、氮化钛、氮化钨、碳氮化钨、钛铝、氮化钛钽、氮化 钛铝、氮化钽、碳氮化钽、碳化钽、氮化钽硅、金属合金、其他合适材料及/或上述的组合。第二栅极层194的形成方法可为物理气相沉积、化学气相沉 积、原子层沉积、电镀、或其他合适方法。第一栅极层178与第二栅极层194 可包括相同或不同的材料。在一些实施例中，第二栅极层194包括n型栅极 层如碳化钛铝、碳化钽铝、碳化钛铝硅、碳化钛、碳化钽铝硅、或其他合适 材料，且第二栅极层194为n型场效晶体管的栅极层。
在形成第二栅极层194之后，可形成导电接点195于层间介电层164中， 如图20所示。硅化物层197可形成于导电接点与源极/漏极外延结构149之 间。导电接点195的材料可包括钌、钼、钴、镍、钨、钛、钽、铜、铝、氮 化钛、与氮化钽的一或多者，且其形成方法可为任何合适工艺如物理气相沉 积、电化学镀、或化学气相沉积。
应理解可对半导体装置结构100进行后续的互补式金属氧化物半导体及 /或后段工艺，以形成多种结构如线路、通孔、内连线金属层、介电层、钝化 层、与类似物。在形成多种结构于半导体装置结构100的前侧上之后，可翻 转半导体装置结构100以进行背侧工艺。
如图21所示，翻转半导体装置结构100之后可移除基板102、基板部分 116、与牺牲层141并置换成导电结构196。硅化物层198可形成于源极/漏 极外延结构146与导电结构196之间。导电结构196可包括导电材料如金属。 在一些实施例中，导电结构196与导电接点195可包括相同材料。导电结构 196可电性连接一对源极/漏极外延结构146的一者至背侧电源轨(如正电压VDD或负电压VSS)。举例来说，源极/漏极外延结构146的源极外延结构可电性连接至导电结构196，而隔离层174(或隔离结构190)可电性隔离源极/ 漏极外延结构146的漏极外延结构与导电结构196。由于隔离层174与牺牲 层141之间的蚀刻选择性，隔离层174(或隔离结构190)可使导电结构196 自对准源极/漏极外延结构146。
如图17H所示，隔离层174(或隔离结构190)隔离导电结构196与第一 栅极层178，因为导电结构196已置换图17H所示的基板部分116。如图21 所示，半导体层105的下表面173面对隔离层174(或隔离结构190)，而半 导体层105的上表面170面对源极/漏极外延结构146。在一些实施例中，一 对源极/漏极外延结构146的一者位于半导体层105的上表面170之上并接触 半导体层105的上表面170。在一些实施例中，导电结构196接触隔离层174(或隔离结构190)，其可接触半导体层105的下表面173。
本发明实施例提供的半导体装置结构100含有隔离层174或隔离结构 190，以电性隔离第一栅极层178与导电结构196。此外，隔离层174或隔离 结构190可使第一栅极层178的末端182高于半导体层105的下表面173所 定义的平面，以更远离导电结构196。导电结构196亦自对准源极/漏极外延 结构146。一些实施例可达一些优点。举例来说，自对准的导电结构196远 离第一栅极层178，可减少第一栅极层178与导电结构196之间的电性短路 风险，因此可减少时间相关的介电击穿。
一实施例为半导体装置结构。结构包括第一介电结构与第二介电结构； 以及第一半导体层，位于第一介电结构与第二介电结构之间。第一半导体层 具有相对的第一表面与第二表面。结构还包括隔离层，位于第一介电结构与 第二介电结构之间，且隔离层接触第一介电结构与第二介电结构。第一半导 体层位于隔离层上。结构还包括栅极介电层，位于隔离层上；以及栅极层， 位于栅极介电层上。栅极层的末端延伸至第一半导体层的第一表面所定义的 第一平面与第一半导体层的第二表面所定义的第二平面之间的高度。
在一些实施例中，半导体装置结构还包括第一源极/漏极外延结构与第二 源极/漏极外延结构位于第一介电结构与第二介电结构之间，其中第一源极/ 漏极外延结构位于第一半导体层上，第一半导体层的第一表面面对第一源极 /漏极外延结构，第一半导体层的第二表面面对隔离层。
在一些实施例中，半导体装置结构还包括硅化物层以接触第二源极/漏极 外延结构。
在一些实施例中，半导体装置结构还包括导电结构以接触硅化物层与隔 离层，其中隔离层与第一半导体层位于导电结构与第一源极/漏极外延结构之 间。
在一些实施例中，隔离层与第一半导体层位于导电结构与栅极层之间。
在一些实施例中，半导体装置结构还包括第二半导体层以连接电一源极 /漏极外延结构与第二源极/漏极外延结构，其中第二半导体层位于第一半导 体层上。
在一些实施例中，栅极层围绕第二半导体层的至少一部分。
另一实施例为半导体装置结构。结构包括第一介电结构与第二介电结构； 以及隔离结构，位于第一介电结构与第二介电结构之间。隔离结构包括：第 一表面，具有内侧部分与外侧部分，且外侧部分包括两种材料。隔离结构还 包括第二表面，与第一表面相对；第三表面，连接第一表面与第二表面；以 及第四表面，与第三表面相对。第三表面接触第一介电结构，且第四表面接 触第二介电结构。结构还包括半导体层，位于隔离结构的第一表面的内侧部 分上；以及第一栅极层，位于隔离结构的第一表面的内侧部分与外侧部分上。
在一些实施例中，半导体装置结构还包括：一或多个第一半导体层，位 于半导体层上并对准半导体层；一或多个第二半导体层，位于一或多个第一 半导体层上并对准一或多个第一半导体层。
在一些实施例中，半导体装置结构还包括：第一源极/漏极外延结构，位 于半导体层上；以及第二源极/漏极外延结构，其中一或多个第一半导体层连 接第一源极/漏极外延结构与第二源极/漏极外延结构。
在一些实施例中，半导体装置结构还包括：第三源极/漏极外延结构，位 于第一源极/漏极外延结构上并对准第一源极/漏极外延结构；以及第四源极/ 漏极外延结构，位于第二源极/漏极外延结构上并对准第二源极/漏极外延结 构，其中一或多个第二半导体层连接第三源极/漏极外延结构与第四源极/漏 极外延结构。
在一些实施例中，半导体装置结构还包括：第一隔离层，位于第一源极 /漏极外延结构与第三源极/漏极外延结构之间；以及第二隔离层，位于第二 源极/漏极外延结构与第四源极/漏极外延结构之间。
在一些实施例中，第一栅极层围绕一或多个第一半导体层的至少一者的 至少一部分。
在一些实施例中，半导体装置结构还包括第二栅极层位于第一栅极层上， 其中第二栅极层围绕一或多个第二半导体层的至少一者的至少一部分。
在一些实施例中，半导体装置结构还包括栅极隔离层位于第一栅极层与 第二栅极层之间。
在一些实施例中，半导体装置结构还包括：硅化物层，接触第二源极/ 漏极外延结构；以及导电结构，接触硅化物层与隔离结构，其中隔离结构与 半导体层位于导电结构与第一源极/漏极外延结构之间以及导电结构与第一 栅极层之间。
又一实施例为半导体装置结构的形成方法。方法包括形成第一半导体层； 形成多个第二半导体层于第一半导体层上；以及形成第一介电结构与第二介 电结构。第一半导体层与第二半导体层位于第一介电结构与第二介电结构之 间。方法还包括形成第一介电层于第一介电结构与第二介电结构上并围绕第 一半导体层与第二半导体层。间隙形成于第一介电结构与第二介电结构上的 第一介电层的第一部分以及围绕第一半导体层与第二半导体层的第一介电 层的第二部分之间。方法还包括形成掩模材料于间隙中；以及移除掩模材料 的一部分。保留的掩模材料与第一半导体层的上表面实质上齐平。方法还包 括移除高于第一半导体层的上表面的第一介电层的部分；移除保留的掩模材 料以形成开口于保留的第一介电层中；形成第二介电层于开口中；以及形成 栅极层以围绕第二半导体层。
在一些实施例中，方法还包括形成衬垫于间隙中，其中掩模材料形成于 衬垫上。
在一些实施例中，方法还包括：在移除掩模材料的一部分之后，移除衬 垫的一部分；以及在移除保留的掩模材料之后，移除保留的衬垫。
在一些实施例中，方法还包括：形成第一源极/漏极外延结构与第二源极 /漏极外延结构，其中第一源极/漏极外延结构接触第一半导体层，且第一源 极/漏极外延结构与第二源极/漏极外延结构接触至少一第二半导体层；以及 形成导电结构，其中第一介电层、第二介电层、与第一半导体层位于导电结 构与第一源极/漏极外延结构之间以及导电结构与栅极层之间。
上述实施例的特征有利于本技术领域中技术人员理解本发明。本技术领 域中技术人员应理解可采用本发明作基础，设计并变化其他工艺与结构以完 成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解， 这些等效置换并未脱离本发明精神与范畴，并可在未脱离本发明的精神与范 畴的前提下进行改变、替换、或更动。

Claims (1)

1.一种半导体装置结构，包括：
一第一介电结构与一第二介电结构；
一第一半导体层，位于该第一介电结构与该第二介电结构之间，其中该第一半导体层具有相对的第一表面与第二表面；
一隔离层，位于该第一介电结构与该第二介电结构之间，其中该隔离层接触该第一介电结构与该第二介电结构，且该第一半导体层位于该隔离层上；
一栅极介电层，位于该隔离层上；以及
一栅极层，位于该栅极介电层上，其中该栅极层的末端延伸至该第一半导体层的第一表面所定义的第一平面与该第一半导体层的第二表面所定义的第二平面之间的高度。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10840329B1 (en) * 2019-05-08 2020-11-17 International Business Machines Corporation Nanosheet transistor having improved bottom isolation
US11195911B2 (en) * 2019-12-23 2021-12-07 International Business Machines Corporation Bottom dielectric isolation structure for nanosheet containing devices
US20220139911A1 (en) * 2020-10-30 2022-05-05 Intel Corporation Use of a placeholder for backside contact formation for transistor arrangements

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