CN115561938A - 阵列基板、显示面板和显示装置 - Google Patents

Abstract

提供一种阵列基板、显示面板和显示装置。显示面板包括：阵列基板，包括多个子像素，每个子像素包括像素电极和公共电极；以及对向基板，与阵列基板相对设置，像素电极与公共电极不同层，公共电极和像素电极中靠近对向基板的一个具有开口，像素电极和公共电极被配置为形成电场，公共电极与像素电极在垂直于阵列基板的方向上交叠以形成存储电容，在显示面板的可视区域内，在子像素中，子像素的布图面积为S，像素电极的布图面积为S1，公共电极在第一衬底基板上的正投影与像素电极在第一衬底基板上的正投影的交叠面积为S2，开口的面积为S3，子像素的透光面积为S4，至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，以及0.36≤S4/S≤0.53，以提升显示效果。

Description

阵列基板、显示面板和显示装置

技术领域

本公开至少一实施例涉及一种阵列基板、显示面板和显示装置。

背景技术

在平面电场显示面板中，像素电极与公共电极交叠以构成存储电容，像素电极与公共电极之间的非交叠区域形成平面电场，形成平面电场的非交叠区域以及形成存储电容的交叠区域的设置往往不能兼顾，也就是说，像素电极与公共电极的交叠面积越大，存储电容的面积越大，但是像素电极和公共电极之间可以形成有效的显示电场的面积就变小了。

发明内容

本公开的至少一实施例涉及一种阵列基板、显示面板和显示装置，以提升显示效果。

本公开的至少一实施例提供一种显示面板，包括：阵列基板，包括第一衬底基板和位于所述第一衬底基板上的多个子像素，每个子像素包括像素电极和公共电极，所述子像素为最小显示单元；以及对向基板，与所述阵列基板相对设置，所述像素电极与所述公共电极不同层，所述公共电极和所述像素电极中靠近所述对向基板的一个具有开口，所述像素电极和所述公共电极被配置为形成电场，所述公共电极与所述像素电极在垂直于所述阵列基板的方向上交叠以形成存储电容，在所述显示面板的可视区域内，在所述子像素中，所述子像素的布图面积为S，所述像素电极的布图面积为S1，所述公共电极在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影的交叠面积为S2，所述开口的面积为S3，并且所述子像素的透光面积为S4，所述显示面板中的至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，以及0.36≤S4/S≤0.53。

例如，显示面板还包括第一晶体管，所述第一晶体管包括有源层、以及与所述有源层相连的第一电极，所述像素电极通过第一过孔与所述第一电极相连，在同一子像素中，所述像素电极的外边缘设置在所述公共电极的外边缘以内，并且与所述第一过孔的距离越远，单位长度上的所述交叠面积S2越小。

例如，显示面板还包括数据线，所述第一晶体管还包括第二电极，所述第二电极与所述有源层相连，所述数据线与所述第二电极相连。

例如，所述像素电极包括依次设置的连接部、第一主体部、以及第二主体部，所述连接部与所述第一电极相连，所述第一主体部和所述第二主体部分别设置在所述像素电极的第一中线的两侧，所述第一中线的延伸方向垂直于所述数据线的延伸方向。

例如，所述第一主体部与所述公共电极形成的电容的交叠面积为SP1，所述第二主体部与所述公共电极形成的电容的交叠面积为SP2，SP1大于SP2。

例如，SP1大于2*SP2。

例如，所述子像素在所述数据线的延伸方向上包括多个子区域，每个子区域设置有至少两个光学子区域，所述光学子区域相对于所述像素电极的第二中线对称分布，所述第二中线的延伸方向与所述数据线的延伸方向相同。

例如，所述像素电极沿所述数据线的延伸方向被分为所述多个子区域，在至少一个子区域内，单位长度上的所述交叠面积S2沿所述数据线的延伸方向非线性变化。

例如，在至少一个子区域内，从靠近所述像素电极与所述第一电极的连接位置到远离所述像素电极与所述第一电极的所述连接位置的方向上，所述交叠面积S2沿所述数据线的延伸方向非线性减小。

例如，至少一个光学子区域的长轴方向与所述像素电极的靠近所述光学子区域的部分的外边缘的夹角小于15°。

例如，显示面板还包括公共电极引线，所述公共电极引线与所述像素电极不同层，并且与所述公共电极不同层。

例如，所述公共电极引线与所述公共电极直接搭接。

例如，显示面板还包括第一晶体管、栅线和数据线，所述栅线和所述数据线交叉，所述第一晶体管还包括有源层、栅极、第一电极和第二电极，所述像素电极与所述第一电极相连，所述数据线与所述第二电极相连，所述第一电极和所述第二电极分别与所述有源层相连，所述栅线与所述栅极相连，所述公共电极引线包括第一引线和第二引线，所述第一引线在所述第一衬底基板上的正投影与所述数据线在所述第一衬底基板上的正投影交叠，所述第二引线在所述第一衬底基板上的正投影与所述栅线在所述第一衬底基板上的正投影交叠，所述第一引线的宽度小于所述第二引线的宽度。

例如，所述第一引线和所述第二引线在所述数据线和所述栅线交叉处相连。

例如，所述第二引线和所述栅线的交叠宽度与所述第一引线和所述数据线的交叠宽度的比值为1.5-2.5。

例如，所述像素电极通过第一过孔与所述第一电极相连，至少超过50%的子像素中的所述第二引线在所述第一衬底基板上的正投影与所述第一过孔在所述第一衬底基板上的正投影交叠。

例如，所述第二引线的宽度小于6.2μm，且大于2.5μm。

例如，所述公共电极引线在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影交叠。

例如，所述第一引线和所述数据线的交叠宽度为W1，所述像素电极在所述第一衬底基板上的正投影与所述第一引线在所述第一衬底基板上的正投影的交叠宽度为W2，W2/W1>25%。

例如，显示面板还包括隔垫物，所述对向基板包括第二衬底基板，所述隔垫物设置在所述第二衬底基板上，所述公共电极引线具有镂空部，所述阵列基板在所述镂空部处形成凹陷，所述隔垫物在所述第一衬底基板上的正投影与所述凹陷在所述第一衬底基板上的正投影交叠。

例如，所述凹陷被配置为对所述隔垫物进行限位。

例如，所述隔垫物与所述阵列基板之间具有间隙，所述隔垫物被配置为被挤压时与所述阵列基板接触。

例如，所述隔垫物包括主隔垫物和辅隔垫物，所述主隔垫物与所述阵列基板接触，所述辅隔垫物与所述阵列基板之间具有间隙。

例如，显示面板还包括遮光衬垫，所述镂空部在所述阵列基板上的正投影落入所述遮光衬垫在所述阵列基板上的正投影内。

例如，在所述主隔垫物处，所述凹陷被所述遮光衬垫填充，在所述辅隔垫物处，不设置所述遮光衬垫。

例如，所述主隔垫物的高度等于所述辅隔垫物的高度。

例如，显示面板还包括隔垫物和遮光衬垫，所述隔垫物包括主隔垫物和辅隔垫物，所述主隔垫物与所述阵列基板接触，所述辅隔垫物与所述阵列基板之间具有间隙，所述公共电极引线具有多个镂空部，所述遮光衬垫设置在所述多个镂空部中的部分镂空部处，所述阵列基板在所述多个镂空部中的另一部分镂空部处形成凹陷，所述辅隔垫物在所述第一衬底基板上的正投影与所述凹陷在所述第一衬底基板上的正投影交叠，所述主隔垫物在所述第一衬底基板上的正投影与所述凹陷在所述第一衬底基板上的正投影不交叠。

例如，所述隔垫物为多个，所述多个隔垫物呈正多边形排列。

例如，所述多个隔垫物呈正方形排列，所述正方形的两条对角线之一的延伸方向平行于所述栅线的延伸方向，所述正方形的两条对角线之另一的延伸方向平行于所述数据线的延伸方向。

例如，所述间隙的高度为50-200nm。

例如，所述主隔垫物和所述辅隔垫物的高度差为51nm到200nm之间。

例如，所述主隔垫物和所述辅隔垫物的个数比例为0.1-0.3。

例如，显示面板还包括第一晶体管和遮光层，所述像素电极与所述第一晶体管相连，所述第一晶体管包括有源层，所述遮光层位于所述第一晶体管的有源层和所述第一衬底基板之间，在靠近所述子像素的中心的一侧，所述遮光衬垫的边缘超出所述遮光层的边缘。

例如，所述遮光衬垫的边缘超出所述遮光层的边缘的尺寸为0.2-1.5μm。

例如，显示面板还包括第一晶体管，所述第一晶体管包括有源层、以及与所述有源层相连的第一电极，所述像素电极通过第一过孔与所述第一电极相连，所述公共电极引线在所述第一衬底基板上的正投影至少覆盖所述第一过孔的部分斜面在所述第一衬底基板上的正投影。

例如，所述斜面的被所述公共电极引线覆盖的部分的上边缘的倾角为23度-29度。

例如，相邻两列像素电极之间在垂直于所述数据线的延伸方向上的距离与所述开口的在垂直于所述数据线的延伸方向上的距离的比值为0.9-1.1。

例如，所述开口的宽度为1.0μm-1.6μm，相邻两列像素电极之间的间距为1.6μm。

例如，所述开口的中线与所述像素电极的中线具有走向相同的部分。

例如，所述开口的中线与所述像素电极的中线的走向相同的部分的长度与所述像素电极的中线的长度的比值大于50%，所述开口的中线与所述像素电极的中线的走向相同的部分的长度与所述开口的中线的长度的比值大于65%。

例如，所述开口的中线与所述像素电极的中线的走向相同的部分的长度与所述像素电极的中线的长度的比值小于90%，所述开口的中线与所述像素电极的中线的走向相同的部分的长度与所述开口的中线的长度的比值小于95%。

例如，显示面板还包括遮光层和第一晶体管，所述第一晶体管包括有源层，所述遮光层位于所述有源层和所述第一衬底基板之间，所述有源层在所述第一衬底基板上的正投影落入所述遮光层在所述第一衬底基板上的正投影内。

例如，显示面板还包括第一晶体管和第二晶体管，所述显示面板具有显示区和周边区，所述第一晶体管位于所述显示区，所述第二晶体管位于所述周边区，所述第一晶体管与所述像素电极相连，所述第一晶体管的有源层的材料与所述第二晶体管的有源层的材料不同。

例如，所述第二晶体管的栅极与所述第二晶体管的有源层的间距为da，所述第一晶体管的栅极与所述第一晶体管的有源层的间距为db，2db<da<4db。

例如，所述第一晶体管还包括与所述第一晶体管的所述有源层相连的第一电极，所述像素电极通过第一过孔与所述第一电极相连，所述第一过孔在所述第一衬底基板上的正投影与所述第一晶体管的栅极在所述第一衬底基板上的正投影交叠。

例如，显示面板还包括数据线和公共电极引线，所述第一晶体管还包括第二电极，所述数据线与所述第二电极相连，所述公共电极引线与所述公共电极相连，所述公共电极引线在所述第一衬底基板上的正投影与所述数据线在所述第一衬底基板上的正投影交叠，所述公共电极引线的宽度为Wa，所述数据线的宽度为Wb，1.5Wb<Wa<2Wb。

例如，显示面板还包括第一晶体管和遮光层，所述第一晶体管包括有源层、以及与所述有源层相连的第一电极，所述像素电极通过第一过孔与所述第一电极相连，所述遮光层位于所述第一晶体管的所述有源层和所述第一衬底基板之间，所述第一晶体管的所述有源层在所述第一衬底基板上的正投影落入所述遮光层在所述第一衬底基板上的正投影内，所述第一过孔在所述第一衬底基板上的正投影落入所述遮光层在所述第一衬底基板上的正投影内。

例如，所述第一晶体管还包括栅极，所述第一过孔在所述第一衬底基板上的正投影落入所述栅极在所述第一衬底基板上的正投影内。

本公开的实施例还提供一种显示面板，包括：阵列基板，包括第一衬底基板和位于所述第一衬底基板上的多个子像素，每个子像素包括像素电极、公共电极、以及公共电极引线，所述子像素为最小显示单元；以及对向基板，与所述阵列基板相对设置，其中，所述公共电极引线与所述公共电极相连，所述像素电极与所述公共电极不同层，所述公共电极和所述像素电极中靠近所述对向基板的一个具有开口，所述像素电极和所述公共电极被配置为形成电场，所述公共电极与所述像素电极在垂直于所述阵列基板的方向上交叠以形成存储电容，在所述显示面板的可视区域内，在所述子像素中，所述子像素的布图面积为S，所述像素电极的布图面积为S1，所述公共电极在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影的交叠面积为S2，并且所述开口的面积为S3，所述子像素的透光面积为S4，所述显示面板中的至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，以及0.36≤S4/S≤0.53。

本公开的实施例还提供一种阵列基板，该阵列基板包括：第一衬底基板和位于所述第一衬底基板上的多个子像素，每个子像素包括像素电极、公共电极、栅线、以及数据线，所述子像素为最小显示单元；其中，所述像素电极与所述公共电极不同层，所述公共电极和所述像素电极中的一个具有开口，所述像素电极和所述公共电极被配置为形成电场，所述公共电极与所述像素电极在垂直于所述阵列基板的方向上交叠以形成存储电容，在可视区域内，在所述子像素中，所述子像素的布图面积为S，所述像素电极的布图面积为S1，所述公共电极在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影的交叠面积为S2，所述开口的面积为S3，并且所述子像素的透光面积为S4，所述阵列基板中的至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，0.36≤S4/S≤0.53。

例如，所述显示面板或阵列基板中的至少一个子像素满足：S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，以及S4/S≥0.46。

例如，所述显示面板或阵列基板中的超过百分之五十的子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，以及0.36≤S4/S≤0.53。

本公开的至少一实施例还提供一种显示装置，包括上述任一显示面板或包括上述任一阵列基板。

附图说明

为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。

图1A为一种显示面板的截面图。

图1B为一种显示面板的平面图。

图2为本公开的实施例提供的一种显示面板中的阵列基板的布线结构图。

图3为图2的沿线A1-A2的剖视图。

图4为本公开的实施例提供的一种显示面板的示意图。

图5A至图5G分别为图2中的单层的平面图。

图6A和图6B为图2中的部分叠层的平面图。

图7为本公开的实施例提供的一种显示面板中的阵列基板的布线结构图。

图8为图7的沿线A3-A4的剖视图。

图9为本公开的实施例提供的一种显示面板的示意图。

图10A为图7中的公共电极引线的平面图。

图10B为图7中的数据线和公共电极引线的叠层图。

图10C为图7中的数据线、栅线和公共电极引线的叠层图。

图11为本公开的实施例提供的一种显示面板中的阵列基板的布线结构图。

图12为本公开的实施例提供的一种显示面板中的子像素的布图面积的示意图。

图13为本公开的实施例提供的一种显示面板中的子像素的布图面积的示意图。

图14为本公开的实施例提供的一种显示面板中的子像素中的公共电极和像素电极的交叠面积的示意图。

图15为本公开的实施例提供的一种显示面板中的子像素中的公共电极中的开口的面积的示意图。

图16为本公开的实施例提供的一种显示面板中的子像素的透光面积的示意图。

图17为本公开的实施例提供的一种显示面板中的子像素的透光面积的示意图。

图18为本公开一实施例提供的一种显示面板中的像素电极和公共电极中的开口的叠层图。

图19为本公开另一实施例提供的一种显示面板中的阵列基板的示意图。

图20为本公开另一实施例提供的一种显示面板中的阵列基板的示意图。

图21为本公开另一实施例提供的一种显示面板中的阵列基板的示意图。

图22为本公开一实施例提供的一种显示面板的示意图。

图23为本公开一实施例提供的一种显示面板的示意图。

图24为本公开一实施例提供的一种显示面板的示意图。

图25为本公开一实施例提供的一种显示面板的示意图。

图26为本公开的实施例提供的一种显示面板中的隔垫物的平面图。

图27A为本公开的实施例提供的一种显示面板中的遮光层、公共电极引线和遮光衬垫的示意图。

图27B为本公开的另一实施例提供的一种显示面板中的遮光层、公共电极引线和遮光衬垫的示意图。

图28为本公开的实施例提供的一种阵列基板的剖视图。

图29为本公开的另一实施例提供的一种阵列基板的剖视图。

图30为本公开的另一实施例提供的一种阵列基板的剖视图。

图31为本公开的另一实施例提供的一种阵列基板的剖视图。

图32为本公开的另一实施例提供的一种阵列基板的剖视图。

图33为本公开一实施例提供的显示面板的对向基板上的黑矩阵的平面图。

图34为本公开一实施例提供的显示面板的公共电极引线和黑矩阵的平面图。

具体实施方式

为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

随着显示扫描频率的不断提高，在显示面板中，像素电极与公共电极交叠构成存储电容，像素电极与公共电极不交叠的部分形成控制液晶分子旋转的电场，进而控制显示面板显示多彩的图像和视频。

图1A为一种显示面板的截面图。如图1A所示，显示面板包括阵列基板100和对向基板200，阵列基板100和对向基板200相对设置，并通过封框胶400粘结形成液晶盒LC，液晶盒LC内设有液晶层300，液晶层300包括多个液晶分子301。像素电极和公共电极可位于阵列基板100中，以形成驱动液晶分子301旋转的平面电场。

图1B为一种显示面板的平面图。图1B示出了显示面板包括多个子像素SP。多个子像素SP的设置方式不限于图1B所示，可根据需要而定。图1B示出了显示区R1和周边区R2，多个子像素SP位于显示区R1，图1B以周边区R2围绕显示区R1为例。周边区R2位于显示区R1的至少一侧。

在本公开的实施例的附图中，方向X、方向Y和方向Z为三个不同的方向，方向X和方向Y为平行于阵列基板100或对向基板200的主表面的方向，方向Z为垂直于方向X并垂直于方向Y的方向。例如，方向Z为阵列基板100或对向基板200的厚度方向。方向Z也可为阵列基板100指向对向基板200的方向。例如，方向X和方向Y相交。进一步例如，方向X和方向Y垂直。

图2为本公开的实施例提供的一种显示面板中的阵列基板的布线结构图。图3为图2的沿线A1-A2的剖视图。图4为本公开的实施例提供的一种显示面板的示意图。如图2至图4所示，本公开的实施例提供的一种显示面板包括：阵列基板100和对向基板200，阵列基板100包括衬底基板101和位于衬底基板101上的多个子像素SP，每个子像素SP包括像素电极PE、公共电极CE、栅线GL、以及数据线DL，子像素SP为最小显示单元；对向基板200与阵列基板100相对设置，像素电极PE与公共电极CE不同层，公共电极CE和像素电极PE中靠近对向基板200的一个具有开口001，像素电极PE和公共电极CE被配置为形成电场，公共电极CE与像素电极PE在垂直于阵列基板100的方向上交叠以形成存储电容Cst。公共电极CE与像素电极PE在垂直于阵列基板100的方向上不交叠的部分形成电场FL。如图4所示，开口001与像素电极PE在垂直于阵列基板100的方向上交叠以形成电场FL。

例如，开口001的宽度为1μm-1.6μm，但不限于此，开口的宽度可根据需要而定。

例如，数据线DL的宽度小于1.5μm。

例如，栅线GL和数据线DL彼此绝缘以被配置为分别输入信号。栅线GL被配置为输入扫描信号，数据线DL被配置为输入数据信号。公共电极PE被配置为输入固定电压。数据信号可通过打开的晶体管TR传输到像素电极PE上，像素电极PE和公共电极CE之间的电压差使得两者之间形成驱动液晶分子旋转的电场。

如图4所示，显示面板包括衬底基板101、缓冲层BF、绝缘层121、绝缘层122、绝缘层123、绝缘层124。

例如，如图2至图4所示，显示面板还包括晶体管TR，晶体管TR包括有源层AL、以及与有源层AL相连的电极E1，像素电极PE通过过孔V1与电极E1相连。

例如，如图2至图4所示，显示面板还包括数据线DL，晶体管TR还包括电极E2，数据线DL与电极E2相连。例如，电极E1可称作第一电极，电极E2可称作第二电极，但不限于此。

例如，如图2至图4所示，电极E1和电极E2与有源层AL分别相连，电极E1通过过孔V2与有源层AL相连，并且电极E2通过过孔V3与有源层AL相连。

例如，如图3和图4所示，绝缘层121的厚度大于有源层AL的厚度。例如，有源层AL的厚度在30nm-60nm之间，绝缘层121的厚度为100-300nm。

例如，如图2至图4所示，栅极GE的厚度范围为350-450nm，例如，栅线GL和栅线GE的材料包括金属，例如，金属包括钼、铝、钛、铜中的至少一种。

例如，如图3和图4所示，绝缘层122的厚度范围为700-800nm。

例如，如图2至图4所示，数据线DL、电极E2的厚度为200-350nm，材质包括金属，例如可为钼、铝、钛等金属层的至少两层结构构成，铝容易被氧化，需要设置夹层结构，确保铝层性能稳定，上层或下层金属选用氧化稳定性比铝强的金属层做界面层，例如，数据线DL、电极E2采用Ti/Al/Ti，但不限于此。

例如，如图3和图4所示，绝缘层123的厚度范围为2000nm-3000nm。

图5A至图5G分别为图2中的单层的平面图。图6A和图6B为图2中的部分叠层的平面图。

图5A示出了有源层AL的平面图。图5A示出了有源层AL包括沟道AL0、导体区AL1、导体区AL2、以及导体区AL3。如图5A所示，导体区AL3位于两个沟道AL0之间，导体区AL1和导体区AL2之一为源极区，导体区AL1和导体区AL2之另一为漏极区。当然，本公开的实施例提供的一种显示面板中的有源层AL不限于图中所示，可根据需要而定。

图5B示出了栅线GL的平面图，图5B示出了两条栅线GL。如图5B所示，栅极GE与栅线GL为一体结构。

图5C示出了过孔V2和过孔V3的平面图。参考图3、图4、以及图5C，过孔V2贯穿绝缘层121和绝缘层122，过孔V3贯穿绝缘层121和绝缘层122。

图5D示出了数据线DL、电极E1、电极E2。如图5D所示，电极E2和数据线DL为一体结构。

图5E示出了过孔V1。参考图3、图4、以及图5E，像素电极PE通过过孔V1与电极E1相连。如图3和图4所示，过孔V1贯穿绝缘层123。

图5F示出了像素电极PE。多个像素电极PE可呈阵列排布。

图5G示出了公共电极CE。图5G以公共电极CE中的开口001示出该公共电极CE。

参考图2至图4、图5B、以及图5D，显示面板还包括栅线GL和数据线DL，栅线GL和数据线DL交叉，晶体管TR还包括栅极GE和电极E2，数据线DL与电极E2相连，电极E2与有源层AL相连，栅线GL与栅极GE相连。

图6A示出了像素电极PE以及过孔V1的叠层图。

图6B示出了像素电极PE、过孔V1以及公共电极CE（以其中的开口001示出）的叠层图。

例如，如图6B所示，开口001的宽度W8为1μm-1.6μm，相邻两列像素电极PE之间的间距W9为1.6μm。例如，开口001的宽度是指在垂直于开口001的延伸方向M上的尺寸。图中的虚线表示开口001的延伸方向M。例如，开口001的延伸方向M可以为开口的中线的延伸方向。例如，在本公开的实施例中，一个部件的延伸方向可指该部件的长度方向。

例如，参考图2和图6B，相邻两列像素电极PE之间在垂直于数据线DL的延伸方向上的间距W9与开口001的在垂直于数据线DL的延伸方向上的距离W7的比值为0.9-1.1。

图7为本公开的实施例提供的一种显示面板中的阵列基板的布线结构图。图8为图7的沿线A3-A4的剖视图。图9为本公开的实施例提供的一种显示面板的示意图。

与图2所示的显示面板相比，图7所示的显示面板包括公共电极引线CEL。例如，公共电极引线CEL可采用金属制作。公共电极引线CEL可遮光。

例如，如图7所示，显示面板还包括公共电极引线CEL，公共电极引线CEL与像素电极PE不同层，并且与公共电极CE不同层。

例如，如图7所示，公共电极引线CEL与公共电极CE直接搭接。两个元件直接搭接是指该两个元件之间不设置绝缘层。

图10A为图7中的公共电极引线的平面图。图10B为图7中的数据线和公共电极引线的叠层图。图10C为图7中的数据线、栅线和公共电极引线的叠层图。

例如，如图6、图10A至图10C所示，公共电极引线CEL包括引线CEL1和引线CEL2，引线CEL1在衬底基板101上的正投影与数据线DL在衬底基板101上的正投影交叠，引线CEL2在衬底基板101上的正投影与栅线GL在衬底基板101上的正投影交叠，引线CEL1和引线CEL2在数据线DL和栅线GL交叉处相连。引线CEL1和引线CEL2横纵交错，可遮光，避免相邻子像素串扰，以提升显示品质。例如，在本公开的实施例中，引线CEL1可称作第一引线，引线CEL2可称作第二引线。

例如，如图6、图10A至图10C所示，引线CEL1和引线CEL2为一体结构。

图11为本公开的实施例提供的一种显示面板中的阵列基板的布线结构图。例如，如图11所示，公共电极引线CEL包括引线CEL1和引线CEL2，引线CEL1在衬底基板101上的正投影与数据线DL在衬底基板101上的正投影交叠，引线CEL2在衬底基板101上的正投影与栅线GL在衬底基板101上的正投影交叠，引线CEL1的宽度小于引线CEL2的宽度。例如，如图11所示，引线CEL1和引线CEL2在数据线DL和栅线GL交叉处相连，但不限于此。

例如，如图11所示，引线CEL1和引线CEL2为一体结构。引线CEL1和引线CEL2由同一薄膜采用同一构图工艺形成。

例如，如图11所示，引线CEL2和栅线GL的交叠宽度W3与引线CEL1和数据线DL的交叠宽度W4的比值为1.5-2.5。

例如，如图11所示，晶体管TR包括有源层AL、以及与有源层AL相连的电极E1，像素电极PE通过过孔V1与电极E1相连，至少超过50%的子像素SP中的引线CEL2在衬底基板101上的正投影与过孔V1在衬底基板101上的正投影交叠。公共电极引线CEL不透光，且覆盖过孔V1，有效控制过孔V1对光线的弯曲散射而造成在观看侧的沿着栅线侧的漏光效应。

例如，如图11所示，引线CEL2的宽度小于6.2μm，并且大于2.5μm。进一步例如，引线CEL2的宽度大于5μm。

过孔V1的下底面的目前的最小工艺直径为2.5μm，将引线CEL2的宽度设置的较宽，可以使得公共电极引线至少覆盖相邻两行子像素之间的过孔V1的侧面的部分，起到遮光作用，提升显示效果。

例如，如图11所示，引线CEL1的宽度小于3.2μm。

例如，如图7和图11所示，公共电极引线CEL在衬底基板101上的正投影与像素电极PE在衬底基板101上的正投影交叠。

例如，如图11所示，像素电极PE在衬底基板101上的正投影与引线CEL2在衬底基板101上的正投影的交叠。

例如，如图11所示，像素电极PE在衬底基板101上的正投影与引线CEL1在衬底基板101上的正投影的交叠，引线CEL1遮光，提升子像素边缘处的显示效果，利于提升显示品质。

例如，如图11所示，为了获得较好的显示效果，引线CEL1和数据线DL的交叠宽度为W1，像素电极PE在衬底基板101上的正投影与引线CEL1在衬底基板101上的正投影的交叠宽度为W2，W2/W1>25%。

例如，交叠宽度W2的范围为1μm-1.5μm。

图12为本公开的实施例提供的一种显示面板中的子像素的布图面积的示意图。图13为本公开的实施例提供的一种显示面板中的子像素的布图面积的示意图。图14为本公开的实施例提供的一种显示面板中的子像素中的公共电极和像素电极的交叠面积的示意图。图15为本公开的实施例提供的一种显示面板中的子像素中的公共电极或像素电极中的开口的面积的示意图。图16为本公开的实施例提供的一种显示面板中的子像素的透光面积的示意图。图17为本公开的实施例提供的一种显示面板中的子像素的透光面积的示意图。

例如，在显示面板的可视区域内，子像素SP的布图面积为S，像素电极PE的布图面积为S1，在子像素SP中，公共电极CE在衬底基板101上的正投影与像素电极PE在衬底基板101上的正投影的交叠面积为S2；，在子像素SP中，开口001的面积为S3，子像素SP的透光面积为S4，则显示面板中的至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，0.36≤S4/S≤0.53。例如，S2/S≥0.42。例如，S4/S≥0.51。

本公开的实施例提供的一种显示面板，满足上述比例关系中至少之一，各面积比例值的协调性好，利于提高显示效果，利于得到高像素密度（Pixels Per Inch，PPI）、高扫描频率的平面电场显示面板。

例如，为了进一步提升显示品质，显示面板中的至少一个子像素满足：S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，S4/S≥0.46。

图12和图13示出了每个子像素SP的布图面积S。图14示出了公共电极CE在衬底基板101上的正投影与像素电极PE在衬底基板101上的正投影的交叠面积S2。图15示出了开口001的面积S3。图16和图17示出了子像素SP的透光面积S4。子像素SP的透光面积S4是指子像素SP的透光区域的面积。

例如，在一些实施例中，在一个子像素SP中，相邻的引线CEL1和相邻的引线CEL2围设的区域为透光区域，该透光区域的面积即为透光面积S4。例如，透光面积S4是阵列基板和对向基板共同约束出来的面积。

例如，显示面板的可视区域是指显示面板的显示区R1（如图1B所示），或者是指阵列基板100的显示区，或者是指对向基板200的显示区。

例如，如图12和图13所示，布图面积S可为多条栅线GL和多条数据线DL交叉形成的多个区域内的一个区域的面积。一个子像素SP包括一个晶体管、一个像素电极、公共电极中的至少一个开口001。一个子像素SP还可包括一条栅线GL和一条数据线DL。

例如，如图14所示，交叠面积S2可指像素电极PE和公共电极CE在方向Z上交叠的部分的面积。

例如，在一些实施例中，显示面板中的至少一个子像素满足：S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，S4/S≥0.46。

图15以开口001设置在公共电极CE中为例进行说明。在其他的实施例中，开口001也可以设置在像素电极PE中。只要是将开口001设置在公共电极CE和像素电极PE中靠近对向基板200中的一个之中即可。或者也可以说，开口001设置在公共电极CE和像素电极PE中远离衬底基板101中的一个之中。

对于子像素SP的透光面积S4，如图16和图17所示，在每个子像素SP的布图面积S内，可透过光的区域的面积。对于显示面板，该透光面积S4可由阵列基板100和对向基板200共同限定，或者由阵列基板100和对向基板200之一限定。在透光面积S4由阵列基板100和对向基板200共同限定的情况下，对于一个子像素SP，阵列基板的透光部分和对向基板的透光部分的交集即为子像素SP的透光面积S4。即，透光面积S4是阵列基板的透光部分和对向基板的透光部分的交集的面积。

例如，在子像素SP中，像素电极PE和公共电极CE采用透明导电材料制作，可透过光，而栅线GL、数据线DL、公共电极引线CEL均采用金属材料制作，可遮挡光。从而，例如，透明导电材料包括氧化铟锡，但不限于此。

图18为本公开一实施例提供的一种显示面板中的像素电极和公共电极中的开口的叠层图。

如图18所示，像素电极PE设置在公共电极CE的下方，公共电极CE具有开口001，像素电极PE具有中线CL0，开口001具有中线C0，如图18所示，公共电极CE的开口001的中线C0与像素电极PE的中线CL0具有走向相同的部分。

如图18所示，开口001的中线C0与像素电极PE的中线CL0的走向相同的部分的长度与像素电极PE的中线CL0的长度的比值大于50%，开口001的中线C0与像素电极PE的中线CL0的走向相同的部分的长度与开口001的中线C0的长度的比值大于65%。

例如，开口001的中线C0与像素电极PE的中线CL0的走向相同的部分的长度与像素电极PE的中线CL0的长度的比值小于90%，开口001的中线C0与像素电极PE的中线CL0的走向相同的部分的长度与开口001的中线C0的长度的比值小于95%。

如图18所示，公共电极CE的开口001的中线C0与像素电极PE的中线CL0至少部分重合。

如图18所示，中线CL0和中线C0的重合长度大于像素电极的中线CL0的长度的50%。中线CL0和中线C0的重合长度大于公共电极CE的开口001的中线C0的长度的65%。重合包括完全重合以及小于1微米的偏差。

如图18所示，开口001的中线C0与像素电极PE的中线CL0的重合长度与像素电极PE的中线CL0的长度的比值大于50%，开口001的中线C0与像素电极PE的中线CL0的重合长度与开口001的中线C0的长度的比值大于65%。

例如，如图18所示，开口001的中线C0与像素电极PE的中线CL0的重合长度与像素电极PE的中线CL0的长度的比值小于90%，开口001的中线C0与像素电极PE的中线CL0的重合长度与开口001的中线C0的长度的比值小于95%。

如图18所示，开口001的靠近过孔V1的一端不超出像素电极PE，而开口001的远离过孔V1的一端超出像素电极PE。

如图18所示，开口001的边界与像素电极PE的边界在垂直于中线C0的方向上的距离d在各处不完全相等。例如，距离d的范围在0.3-9μm。该距离d不相等可以在子像素的显示区形成与像素电极边界或者公共电极的开口的边界不平行的光学渐变区域，起到多畴的显示效果。因为像素电极和公共电极为透明电极，在靠近该子像素的电极E1的边界和相邻子像素的电极E1的边界区域，像素电极和公共电极的交叠边界不平行，可以起到增加显示畴的效果。

如图18所示，从靠近过孔V1的位置指向远离过孔V1的位置的方向上，在中心C0的至少一侧（图18中的左侧），开口001的边界与像素电极PE的边界在垂直于中心C0的方向上的距离d逐渐减小。

图19为本公开另一实施例提供的一种显示面板中的阵列基板的示意图。如图19所示，像素电极PE的靠近数据线DL的边缘为曲线，以形成多畴显示的效果。

如图19所示，开口001的边界与像素电极PE的边界在垂直于数据线DL的延伸方向的方向上的距离d1在各处不完全相等。如图19所示，数据线DL沿方向Y延伸，距离d1可为开口001的边界与像素电极PE的边界在方向X上的最小距离。例如，距离d1的范围在0.3-3μm。

图20为本公开另一实施例提供的一种显示面板中的阵列基板的示意图。如图20所示，在同一子像素SP中，像素电极PE的外边缘G1设置在公共电极CE的外边缘G2以内，并且与过孔V1的距离越远，单位长度上的交叠面积S2越小。例如，如图20所示，沿数据线DL的延伸方向，与过孔V1的距离越远，单位长度上的交叠面积S2越小。

例如，如图20所示，像素电极PE包括依次设置的连接部CP、主体部P1、以及主体部P2，连接部CP与电极E1（如图3所示）相连，主体部P1和主体部P2分别设置在像素电极PE的中线CL1的两侧，中线CL1的延伸方向垂直于数据线DL的延伸方向。如图20所示，中线CL1为像素电极PE的除了连接部CP之外的部分的中线。如图20所示，中线CL1的延伸方向与栅线GL的延伸方向相同。

例如，如图20所示，为了兼顾水平电场和存储电容，主体部P1与公共电极CE形成的电容的交叠面积为SP1，主体部P2与公共电极CE形成的电容的交叠面积为SP2，SP1大于SP2。例如，SP1大于2*SP2。在本公开的实施例中，“*”表示乘号。

图20还示出了像素电极PE的沿数据线DL的延伸方向延伸的中线CL0。例如，像素电极PE可相对于中线CL0呈轴对称。

图21为本公开另一实施例提供的一种显示面板中的阵列基板的示意图。例如，如图21所示，子像素SP在数据线DL的延伸方向上包括多个子区域R01，每个子区域R01设置有至少两个光学子区域PR01，光学子区域PR01相对于像素电极PE的中线CL0对称分布，中线CL0的延伸方向与数据线DL的延伸方向相同。

例如，如图21所示，像素电极PE沿数据线DL的延伸方向被分为多个子区域R01，在至少一个子区域R01内，单位长度上的交叠面积S2沿数据线DL的延伸方向非线性变化。非线性变化的交叠面积S2，可以减少线性变化造成的光学衍射条纹与像素显示画面的相互干扰。

例如，如图21所示，在至少一个子区域内，从靠近像素电极PE与电极E1的连接位置（过孔V1处）到远离像素电极PE与电极E1的连接位置的方向上，即，从上至下的方向上，交叠面积S2沿数据线DL的延伸方向非线性减小。

例如，如图21所示，显示面板至少包含一个光学子区域PR01的长轴方向与存储电容Cst的像素电极PE的边缘的走向之间的夹角A0小于15°。

图22为本公开一实施例提供的一种显示面板的示意图。图23为本公开一实施例提供的一种显示面板的示意图。

例如，如图22和图23所示，显示面板还包括隔垫物PS，对向基板200包括衬底基板201，隔垫物PS设置在衬底基板201上，公共电极引线CEL具有镂空部002，阵列基板100在镂空部002处形成凹陷RS，隔垫物PS在衬底基板101上的正投影与凹陷RS在衬底基板101上的正投影交叠。如图22和图23所示，镂空部002为开口。例如，镂空部002的宽度为1.0μm-1.6μm，但不限于此。

例如，如图23所示，凹陷RS被配置为对隔垫物PS进行限位。

图24为本公开一实施例提供的一种显示面板的示意图。例如，如图24所示，隔垫物PS与阵列基板100之间具有间隙G0，隔垫物PS被配置为被挤压时与阵列基板100接触。

例如，如图23和图24所示，隔垫物PS包括主隔垫物PS1和辅隔垫物PS2，主隔垫物PS1与阵列基板100接触，辅隔垫物PS2与阵列基板100之间具有间隙G0。

例如，如图24所示，间隙G0的高度为50-200nm。

例如，如图23和图24所示，主隔垫物PS1和辅隔垫物PS2的高度差为51nm到200nm之间。为了使得隔垫物PS与阵列基板100之间具有间隙G0，可以使得主隔垫物PS1和辅隔垫物PS2的高度不一样，即，主隔垫物PS1的高度大于辅隔垫物PS2的高度。

图25为本公开一实施例提供的一种显示面板的示意图。例如，如图25所示，为了更好的支撑主隔垫物PS1和对主隔垫物PS1进行限位，并提升显示品质，显示面板还包括遮光衬垫80，镂空部002在阵列基板100上的正投影落入遮光衬垫80在阵列基板100上的正投影内。遮光衬垫80起到遮光作用，以避免光线影响晶体管TR的有源层AL。当然，在一些实施例中，也可以不设置遮光衬垫80。

例如，如图24和图25所示，在主隔垫物PS1处，凹陷RS被遮光衬垫80填充，在辅隔垫物PS2处，不设置遮光衬垫80，以使得辅隔垫物PS2与阵列基板100之间具有间隙G0。例如，遮光衬垫80在衬底基板101上的正投影与辅隔垫物PS2在衬底基板101上的正投影不交叠，遮光衬垫80在衬底基板101上的正投影与主隔垫物PS1在衬底基板101上的正投影交叠。

图23至图25还示出了缓冲层BF1，缓冲层BF1位于衬底基板101上，遮光层601位于缓冲层BF1上，缓冲层BF设置遮光层601上。当然，在另一些实施例中，也可以不设置遮光层601。

例如，如图23至图25所示，显示面板还包括遮光层601，遮光层601位于有源层AL和衬底基板101之间，有源层AL在衬底基板101上的正投影落入遮光层601在衬底基板101上的正投影内。

例如，为了便于制作，主隔垫物PS1的高度等于辅隔垫物PS2的高度。隔垫物PS的高度是指在隔垫物PS在方向Z上的尺寸。

例如，如图24和图25所示，显示面板还包括隔垫物PS和遮光衬垫80，隔垫物PS包括主隔垫物PS1和辅隔垫物PS2，主隔垫物PS1与阵列基板100接触，辅隔垫物PS2与阵列基板100之间具有间隙G0，公共电极引线CEL具有多个镂空部002，遮光衬垫80设置在多个镂空部中的部分镂空部处，阵列基板100在多个镂空部002中的另一部分镂空部处形成凹陷RS，辅隔垫物PS2在衬底基板101上的正投影与凹陷RS在衬底基板101上的正投影交叠，主隔垫物PS1在衬底基板101上的正投影与凹陷RS在衬底基板101上的正投影不交叠。即，在主隔垫物PS1处，设置遮光衬垫80，而在辅隔垫物PS2处，不设置遮光衬垫80。在液晶盒对位的时候，凹陷RS与对应位置处的辅隔垫物PS2不接触，在发生具有垂直于阵列基板（方向Z）的分压的挤压时，辅隔垫物PS2与凹陷RS接触。如图24所示，辅隔垫物PS2处的镂空部002不设置遮光衬垫80以设有凹陷RS。如图25所示，主隔垫物PS1处的镂空部002被遮光衬垫80填充。

图26为本公开的实施例提供的一种显示面板中的隔垫物的平面图。例如，如图26所示，隔垫物PS为多个，多个隔垫物PS可呈正多边形排列。

例如，如图26所示，多个隔垫物PS呈正方形排列，正方形的两条对角线之一的延伸方向平行于栅线GL的延伸方向，正方形的两条对角线之另一的延伸方向平行于数据线DL的延伸方向。图26示出了对角线901沿方向X延伸，对角线902沿方向Y延伸。参考图2和图26，对角线901的延伸方向平行于栅线GL的延伸方向，对角线902的延伸方向平行于数据线DL的延伸方向。例如，对角线901垂直于对角线902。

例如，如图26所示，主隔垫物PS1的个数小于辅隔垫物PS2的个数。例如，主隔垫物PS1和辅隔垫物PS2的个数比例为0.1-0.3。

图27A为本公开的实施例提供的一种显示面板中的遮光层、公共电极引线和遮光衬垫的示意图。图27B为本公开的另一实施例提供的一种显示面板中的遮光层、公共电极引线和遮光衬垫的示意图。

例如，如图27A所示，遮光衬垫80至少部分覆盖镂空部002，即，遮光衬垫80在衬底基板101上的正投影与镂空部002在衬底基板101上的正投影交叠。

例如，如图27A所示，遮光衬垫80在衬底基板101上的正投影与遮光层601在衬底基板101上的正投影交叠，在遮光衬垫80或引线CEL1的一侧，遮光衬垫80超出遮光层601的尺寸W5为0.2-1.5μm，即，遮光衬垫80向子像素的中心区域偏移的距离为0.2-1.5μm。参考图23，遮光层601位于有源层AL和衬底基板101之间。

例如，如图27A所示，遮光衬垫80的平行于栅线GL的延伸方向的边缘比遮光层601的平行于栅线GL的延伸方向的边缘更靠近相应子像素SP的中心区域。

如图27B所示，相邻两个镂空部002共用同一个遮光衬垫80。

例如，如图8、图9、图23至图25所示，晶体管TR包括有源层AL、以及与有源层AL相连的电极E1，像素电极PE通过过孔V1与电极E1相连，公共电极引线CEL在衬底基板101上的正投影至少覆盖过孔V1的部分斜面在衬底基板101上的正投影。例如，如图23所示，斜面Vs的被公共电极引线CEL覆盖的部分的上边缘的倾角Aa为23度-29度。

图28为本公开的实施例提供的一种阵列基板的剖视图。图29为本公开的另一实施例提供的一种阵列基板的剖视图。

如图28所示，与图3所示的阵列基板相比，像素电极PE和电极E1之间没有设置绝缘层123，像素电极PE和电极E1直接搭接。即，没有设置过孔V1。

图29中的截面图未示出开口001，公共电极CE中的开口001设置在图29未示出的其他位置处。

图30为本公开的另一实施例提供的一种阵列基板的剖视图。图30中的电极E1也采用透明导电材料，例如氧化铟锡来制作。在图30所示的阵列基板中，公共电极CE位于公共电极引线CEL之上。公共电极引线CEL在衬底基板101上的正投影与像素电极PE在衬底基板101上的正投影交叠。

如图30所示，衬底基板101上设有导电图案层LYa，导电图案层LYa上设有绝缘层GI，绝缘层GI上设有半导体层LYb，半导体层LYb上设有绝缘层ILD1，绝缘层ILD1上设有半导体层LY0，半导体层LY0上设有绝缘层ILD2，绝缘层ILD2上设有导电图案层LY1，导电图案层LY1上设有绝缘层ILD3，绝缘层ILD3上设有导电图案层LY2，导电图案层LY2上设有绝缘层PVX1，绝缘层PVX1上设有导电图案层LY3，导电图案层LY3上设有绝缘层PLN，绝缘层PLN上设有像素电极PE，像素电极PE上设有绝缘层PVX2，绝缘层PVX2上设有公共电极引线CEL，公共电极引线CEL上设有公共电极CE，隔垫物PS设在公共电极CE上。

例如，如图30所示，导电图案层LYa、导电图案层LY1导电图案层LY2、以及公共电极引线CEL均采用金属制作。导电图案层LY3、像素电极PE、公共电极CE可采用透明导电材料，例如，透明导电材料包括透明导电氧化物材料例如氧化铟锡。

如图30所示，隔垫物PS位于阵列基板中。在本公开的实施例中，隔垫物可以设置在衬底基板101上，即，位于阵列基板100中，也可以设置在衬底基板201上，即，位于对向基板200中。

如图30所示，导电图案层LYa包括栅极GE02、栅极GE1、以及导电部92a，半导体层LYb包括有源层ALT，导电图案层LY1包括电极Ea、电极Eb、栅极GE01、以及导电部921，导电图案层LY2包括导电部922和电极E2，导电图案层LY3包括电极E1。电极Ea和电极Eb之一为晶体管的源极，电极Ea和电极Eb之另一为晶体管的漏极。栅极GE02和栅极GE01构成晶体管TR的栅极GE。栅极GE02也可看做遮光层。例如，在一些实施例中，栅极GE02和栅极GE01彼此相连，但不限于此，在另一些实施例中，栅极GE02和栅极GE01可以彼此绝缘。

例如，如图30所示，绝缘层GI可称作栅极绝缘层，绝缘层ILD1可称作层间绝缘层，绝缘层ILD2可称作层间绝缘层，绝缘层ILD3可称作层间绝缘层，绝缘层PVX1可称作钝化层，绝缘层PVX2可称作钝化层，绝缘层PLN可称作平坦层。

例如，如图30所示，显示面板包括晶体管TR和晶体管TR1，晶体管TR位于显示区，晶体管TR1位于周边区，有源层AL和有源层ALT之一的材料为多晶硅，有源层AL和有源层ALT之另一的材料为氧化物半导体。在一个实施例中，有源层ALT的材料为多晶硅，有源层AL的材料为氧化物半导体。例如，多晶硅包括低温多晶硅（“Low Temperature Poly-Silicon，LTPS），氧化物半导体包括氧化铟镓锌（Indium Gallium Zinc Oxide，IGZO），但不限于此。例如，晶体管TR可称作第一晶体管，晶体管TR1可称作第二晶体管，但不限于此。

如图30所示，位于显示区的晶体管TR采用氧化物晶体管，位于周边区的晶体管采用低温多晶硅晶体管，低温多晶硅晶体管采用底栅结构，氧化物晶体管采用顶栅结构，低温多晶硅晶体管的栅极GE1与氧化物晶体管的遮光层601同层。

例如，如图30所示，导电结构92包括导电部92a、导电部921、以及导电部922，并且导电部92a、导电部921、以及导电部922并联以减小导电结构92的电阻。导电结构92可为位于周边区的信号线。

如图11和图30所示，如图11和图30所示，随着像素密度（PPI）的不断增加，像素电极变小，公共电极的开口（狭缝）001的宽度已到达极限（1.67微米），狭缝不能进一步减小，造成位于同一行的两个子像素之间的电场不能形成理想的平行场，会在这一区域漏光，从而，需要增大公共电极引线CEL的宽度，以遮蔽这一区域。

如图30所示，晶体管TR1的栅极GE1与有源层ALT的间距为da，晶体管TR的栅极GE与有源层AL的间距为db，2db<da<4db，以避免晶体管充电不足或漏电，使得晶体管TR1和晶体管TR工作更协调，提升晶体管的性能，提升显示品质。

如图30所示，电极Ea、电极Eb、栅极GE01位于同一层。

如图30所示，电极E2和电极E1位于不同的层。电极E2位于电极E1的上方。

如图30所示，像素电极PE通过过孔V1与电极E1相连。如图30所示，过孔V1与栅极GE（栅极GE02）在垂直于衬底基板101的方向上交叠。即，过孔V1在衬底基板101上的正投影与栅极GE（栅极GE02）在衬底基板101上的正投影交叠。该设置可提升显示效果。例如，如图30所示，过孔V1贯穿绝缘层PLN。

如图30所示，电极E1通过过孔V2与有源层AL相连。过孔V2与公共电极引线CEL在垂直于衬底基板101的方向上不交叠。即，过孔V2在衬底基板101上的正投影与公共电极引线CEL在衬底基板101上的正投影不交叠。当然，在其他的实施例中，过孔V2与公共电极引线CEL在垂直于衬底基板101的方向上也可以部分交叠。如图30所示，过孔V2贯穿绝缘层PVX1、绝缘层ILD3、以及绝缘层ILD2。

如图30所示，电极E2通过过孔V3与有源层AL相连。过孔V3贯穿绝缘层ILD3和绝缘层ILD2。

如图30所示，数据线DL与电极E2相连，公共电极引线CEL与数据线DL在垂直于衬底基板101的方向上交叠，即，公共电极引线CEL在衬底基板101上的正投影与数据线DL在衬底基板101上的正投影交叠。如图30所示，公共电极引线CEL的宽度为Wa，数据线DL的宽度为Wb，1.5Wb<Wa<2Wb。该设置利于公共电极引线CEL遮挡数据线DL。例如，数据线DL与电极E2为一体结构。

图31为本公开的另一实施例提供的一种阵列基板的剖视图。如图31所示，阵列基板包括衬底基板101，栅极GE位于衬底基板101上，绝缘层GI位于栅极GE上，绝缘层ILD1位于绝缘层GI上，有源层AL位于绝缘层ILD1上，绝缘层ILD2位于有源层AL上，电极E2位于绝缘层ILD2上，绝缘层ILD3位于电极E2上，绝缘层PVX1位于绝缘层ILD3上，电极E1位于绝缘层PVX1上，电极E1通过贯穿绝缘层PVX1、绝缘层ILD3、以及绝缘层ILD2的过孔V2与有源层AL相连，绝缘层PLN位于电极E1上，像素电极PE通过贯穿绝缘层PLN的过孔V1与电极E1相连，绝缘层PVX2位于像素电极PE上。

如图31所示，像素电极PE通过贯穿绝缘层PLN的过孔V1与电极E1相连，过孔V1在衬底基板101上的正投影落入栅极GE在衬底基板101上的正投影内。栅极GE可作为遮光层601。

图32为本公开的另一实施例提供的一种阵列基板的剖视图。如图32所示，衬底基板101上设有绝缘层BR，绝缘层BR上设有遮光层601，遮光层601和栅极GE之间设有绝缘层BF。

如图32所示，像素电极PE通过贯穿绝缘层PLN的过孔V1与电极E1相连，过孔V1在衬底基板101上的正投影落入遮光层601在衬底基板101上的正投影内。如图32所示，过孔V1在衬底基板101上的正投影落入栅极GE在衬底基板101上的正投影内。

图33为本公开一实施例提供的显示面板的对向基板上的黑矩阵的平面图。图34为本公开一实施例提供的显示面板的公共电极引线和黑矩阵的平面图。如图33和图34所示，因公共电极引线CEL可起到遮光作用，从而，黑矩阵BM可不设置成网状结构，从而简化黑矩阵BM的制作。如图33所示，黑矩阵BM包括沿方向X延伸的本体部BM0，且多个本体部BM0沿方向Y排列。图34中以本体部BM0的宽度小于引线CEL2的宽度为例进行说明，但不限于此。在其他的实施例中，本体部BM0的宽度可以等于或大于引线CEL2的宽度。当然，在其他的实施例中，也可以采用将黑矩阵BM的本体部BM0设置为沿方向Y延伸，多个本体部BM0沿方向X排列。在该情况下，本体部BM0的宽度可以小于、等于或大于引线CEL1的宽度。在另一些实施例中，在对向基板上也可以不设置黑矩阵。

参考图2至图25，本公开的实施例还提供一种显示面板，包括：阵列基板100和对向基板200，阵列基板100包括衬底基板101和位于衬底基板101上的多个子像素SP，每个子像素SP包括像素电极PE、公共电极CE、以及公共电极引线CEL，子像素SP为最小显示单元；对向基板200与阵列基板100相对设置，公共电极引线CEL与公共电极CE相连，像素电极PE与公共电极CE不同层，公共电极CE和像素电极PE中靠近对向基板200的一个具有开口001，像素电极PE和公共电极CE被配置为形成电场，公共电极CE与像素电极PE在垂直于阵列基板100的方向上交叠以形成存储电容，在显示面板的可视区域内，在子像素中，子像素SP的布图面积为S，像素电极PE的布图面积为S1，在每个子像素SP中，公共电极CE在衬底基板101上的正投影与像素电极PE在衬底基板101上的正投影的交叠面积为S2，子像素SP的开口001的面积为S3，子像素SP的透光面积为S4，显示面板中的至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，0.36≤S4/S≤0.53。例如，S2/S≥0.42。例如，为了进一步提升显示效果，S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，S4/S≥0.46。

参考图2至图25，本公开的实施例还提供一种阵列基板100，包括：衬底基板101和位于衬底基板101上的多个子像素SP，每个子像素SP包括像素电极PE、公共电极CE、栅线GL、以及数据线DL，子像素SP为最小显示单元；像素电极PE与公共电极CE不同层，公共电极CE和像素电极PE中的一个具有开口001，例如，公共电极CE和像素电极PE中靠近对向基板200的一个具有开口001，像素电极PE和公共电极CE被配置为形成电场，公共电极CE与像素电极PE在垂直于阵列基板100的方向上交叠以形成存储电容，在可视区域内，在子像素中，子像素SP的布图面积为S，像素电极PE的布图面积为S1，公共电极CE在衬底基板101上的正投影与像素电极PE在衬底基板101上的正投影的交叠面积为S2，在每个子像素SP中，开口001的面积为S3，子像素SP的透光面积为S4，阵列基板100中的至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，0.36≤S4/S≤0.53。例如，S2/S≥0.42。例如，S4/S≥0.51。例如，为了进一步提升显示效果，S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，S4/S≥0.46。

本公开的实施例提供的阵列基板或者显示面板，满足上述比例关系中至少之一，各面积比例值的协调性好，利于提高显示效果，利于得到高像素密度（Pixels Per Inch，PPI）、高扫描频率的平面电场显示面板。

例如，显示面板或阵列基板中的超过百分之五十的子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，以及0.36≤S4/S≤0.53。

进一步例如，显示面板或阵列基板中的超过百分之五十的子像素满足：S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，以及S4/S≥0.46。

例如，显示面板或阵列基板中的超过百分之八十的子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，以及0.36≤S4/S≤0.53。

进一步例如，显示面板或阵列基板中的超过百分之八十的子像素满足：S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，以及S4/S≥0.46。

在本公开的实施例中，阵列基板可称作显示基板，对向基板可称作显示基板。对向基板上可设置彩膜层，对向基板也可称作彩膜基板。

该显示面板为平面电场显示面板，在显示面板中，像素电极与公共电极设在同一基板上，均设置在阵列基板中。

在本公开的实施例中，绝缘层可采用绝缘材料制作，例如，绝缘材料包括无机绝缘材料和有机绝缘材料。例如，无机绝缘材料包括氧化硅、氮化硅或氮氧化硅，有机绝缘材料包括树脂，但不限于此。

本公开的实施例还提供一种显示装置，包括上述任一显示面板。

例如，该显示面板为透射式显示面板，外界光线从显示面板的远离各子像素的表面射入。即，外界光线可从对向基板射入显示面板。从而，使用者可同时看到显示面板的画面显示和环境，形成增强现实显示装置。

例如，显示装置包括液晶显示屏或包括液晶显示屏的产品。例如，显示装置包括含有上述显示面板的眼镜、电视、数码相机、手机、手表、平板电脑、笔记本电脑、导航仪等任何具有显示功能的产品或者部件。

需要说明的是，为了清晰起见，在用于描述本公开的实施例的附图中，层或区域的厚度被放大。可以理解，当诸如层、膜、区域或基板之类的元件被称作位于另一元件“上”或“下”时，该元件可以“直接”位于另一元件“上”或“下”，或者可以存在中间元件。

并且，在不冲突的情况下，本公开的同一实施例及不同实施例中的特征可以相互组合。

以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (55)

1.一种显示面板，包括：

阵列基板，包括第一衬底基板和位于所述第一衬底基板上的多个子像素，每个子像素包括像素电极和公共电极，所述子像素为最小显示单元；以及

对向基板，与所述阵列基板相对设置，

其中，所述像素电极与所述公共电极不同层，所述公共电极和所述像素电极中靠近所述对向基板的一个具有开口，所述像素电极和所述公共电极被配置为形成电场，所述公共电极与所述像素电极在垂直于所述阵列基板的方向上交叠以形成存储电容，

在所述显示面板的可视区域内，在所述子像素中，所述子像素的布图面积为S，所述像素电极的布图面积为S1，所述公共电极在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影的交叠面积为S2，所述开口的面积为S3，并且所述子像素的透光面积为S4，

所述显示面板中的至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，以及0.36≤S4/S≤0.53。

2.根据权利要求1所述的显示面板，还包括第一晶体管，其中，所述第一晶体管包括有源层、以及与所述有源层相连的第一电极，所述像素电极通过第一过孔与所述第一电极相连，在同一子像素中，所述像素电极的外边缘设置在所述公共电极的外边缘以内，并且与所述第一过孔的距离越远，单位长度上的所述交叠面积S2越小。

3.根据权利要求2所述的显示面板，还包括数据线，其中，所述第一晶体管还包括第二电极，所述第二电极与所述有源层相连，所述数据线与所述第二电极相连。

4.根据权利要求3所述的显示面板，其中，所述像素电极包括依次设置的连接部、第一主体部、以及第二主体部，所述连接部与所述第一电极相连，所述第一主体部和所述第二主体部分别设置在所述像素电极的第一中线的两侧，所述第一中线的延伸方向垂直于所述数据线的延伸方向。

5.根据权利要求4所述的显示面板，其中，所述第一主体部与所述公共电极形成的电容的交叠面积为SP1，所述第二主体部与所述公共电极形成的电容的交叠面积为SP2，SP1大于SP2。

6.根据权利要求5所述的显示面板，其中，SP1大于2*SP2。

7.根据权利要求3所述的显示面板，其中，所述子像素在所述数据线的延伸方向上包括多个子区域，每个子区域设置有至少两个光学子区域，所述光学子区域相对于所述像素电极的第二中线对称分布，所述第二中线的延伸方向与所述数据线的延伸方向相同。

8.根据权利要求7所述的显示面板，其中，所述像素电极沿所述数据线的延伸方向被分为所述多个子区域，在至少一个子区域内，单位长度上的所述交叠面积S2沿所述数据线的延伸方向非线性变化。

9.根据权利要求8所述的显示面板，其中，在至少一个子区域内，从靠近所述像素电极与所述第一电极的连接位置到远离所述像素电极与所述第一电极的所述连接位置的方向上，所述交叠面积S2沿所述数据线的延伸方向非线性减小。

10.根据权利要求7-9任一项所述的显示面板，其中，至少一个光学子区域的长轴方向与所述像素电极的靠近所述光学子区域的部分的外边缘的夹角小于15°。

11.根据权利要求1所述的显示面板，还包括公共电极引线，其中，所述公共电极引线与所述像素电极不同层，并且与所述公共电极不同层。

12.根据权利要求11所述的显示面板，其中，所述公共电极引线与所述公共电极直接搭接。

13.根据权利要求11或12所述的显示面板，还包括第一晶体管、栅线和数据线，其中，所述栅线和所述数据线交叉，所述第一晶体管还包括有源层、栅极、第一电极和第二电极，所述像素电极与所述第一电极相连，所述数据线与所述第二电极相连，所述第一电极和所述第二电极分别与所述有源层相连，所述栅线与所述栅极相连，所述公共电极引线包括第一引线和第二引线，所述第一引线在所述第一衬底基板上的正投影与所述数据线在所述第一衬底基板上的正投影交叠，所述第二引线在所述第一衬底基板上的正投影与所述栅线在所述第一衬底基板上的正投影交叠，所述第一引线的宽度小于所述第二引线的宽度。

14.根据权利要求13所述的显示面板，其中，所述第一引线和所述第二引线在所述数据线和所述栅线交叉处相连。

15.根据权利要求13所述的显示面板，其中，所述第二引线和所述栅线的交叠宽度与所述第一引线和所述数据线的交叠宽度的比值为1.5-2.5。

16.根据权利要求13所述的显示面板，其中，所述像素电极通过第一过孔与所述第一电极相连，至少超过50%的子像素中的所述第二引线在所述第一衬底基板上的正投影与所述第一过孔在所述第一衬底基板上的正投影交叠。

17.根据权利要求13所述的显示面板，其中，所述第二引线的宽度小于6.2μm，且大于2.5μm。

18.根据权利要求13所述的显示面板，其中，所述公共电极引线在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影交叠。

19.根据权利要求18所述的显示面板，其中，所述第一引线和所述数据线的交叠宽度为W1，所述像素电极在所述第一衬底基板上的正投影与所述第一引线在所述第一衬底基板上的正投影的交叠宽度为W2，W2/W1>25%。

20.根据权利要求11所述的显示面板，还包括隔垫物，其中，所述对向基板包括第二衬底基板，所述隔垫物设置在所述第二衬底基板上，所述公共电极引线具有镂空部，所述阵列基板在所述镂空部处形成凹陷，所述隔垫物在所述第一衬底基板上的正投影与所述凹陷在所述第一衬底基板上的正投影交叠。

21.根据权利要求20所述的显示面板，其中，所述凹陷被配置为对所述隔垫物进行限位。

22.根据权利要求20所述的显示面板，其中，所述隔垫物与所述阵列基板之间具有间隙，所述隔垫物被配置为被挤压时与所述阵列基板接触。

23.根据权利要求20所述的显示面板，其中，所述隔垫物包括主隔垫物和辅隔垫物，所述主隔垫物与所述阵列基板接触，所述辅隔垫物与所述阵列基板之间具有间隙。

24.根据权利要求23所述的显示面板，还包括遮光衬垫，其中，所述镂空部在所述阵列基板上的正投影落入所述遮光衬垫在所述阵列基板上的正投影内。

25.根据权利要求24所述的显示面板，其中，在所述主隔垫物处，所述凹陷被所述遮光衬垫填充，在所述辅隔垫物处，不设置所述遮光衬垫。

26.根据权利要求25所述的显示面板，其中，所述主隔垫物的高度等于所述辅隔垫物的高度。

27.根据权利要求11所述的显示面板，还包括隔垫物和遮光衬垫，其中，所述隔垫物包括主隔垫物和辅隔垫物，所述主隔垫物与所述阵列基板接触，所述辅隔垫物与所述阵列基板之间具有间隙，所述公共电极引线具有多个镂空部，所述遮光衬垫设置在所述多个镂空部中的部分镂空部处，所述阵列基板在所述多个镂空部中的另一部分镂空部处形成凹陷，所述辅隔垫物在所述第一衬底基板上的正投影与所述凹陷在所述第一衬底基板上的正投影交叠，所述主隔垫物在所述第一衬底基板上的正投影与所述凹陷在所述第一衬底基板上的正投影不交叠。

28.根据权利要求20-27任一项所述的显示面板，其中，所述隔垫物为多个，所述多个隔垫物呈正多边形排列。

29.根据权利要求28所述的显示面板，其中，所述多个隔垫物呈正方形排列，所述正方形的两条对角线之一的延伸方向平行于栅线的延伸方向，所述正方形的两条对角线之另一的延伸方向平行于数据线的延伸方向。

30.根据权利要求22、23、27任一项所述的显示面板，其中，所述间隙的高度为50-200nm。

31.根据权利要求23-25、27任一项所述的显示面板，其中，所述主隔垫物和所述辅隔垫物的高度差为51nm到200nm之间。

32.根据权利要求23-25、27任一项所述的显示面板，其中，所述主隔垫物和所述辅隔垫物的个数比例为0.1-0.3。

33.根据权利要求24-27任一项所述的显示面板，还包括第一晶体管和遮光层，其中，所述像素电极与所述第一晶体管相连，所述第一晶体管包括有源层，所述遮光层位于所述第一晶体管的有源层和所述第一衬底基板之间，在靠近所述子像素的中心的一侧，所述遮光衬垫的边缘超出所述遮光层的边缘。

34.根据权利要求33所述的显示面板，其中，所述遮光衬垫的边缘超出所述遮光层的边缘的尺寸为0.2-1.5μm。

35.根据权利要求11所述的显示面板，还包括第一晶体管，其中，所述第一晶体管包括有源层、以及与所述有源层相连的第一电极，所述像素电极通过第一过孔与所述第一电极相连，所述公共电极引线在所述第一衬底基板上的正投影至少覆盖所述第一过孔的部分斜面在所述第一衬底基板上的正投影。

36.根据权利要求35所述的显示面板，其中，所述斜面的被所述公共电极引线覆盖的部分的上边缘的倾角为23度-29度。

37.根据权利要求3、4、7-9任一项所述的显示面板，其中，相邻两列像素电极之间在垂直于所述数据线的延伸方向上的距离与所述开口的在垂直于所述数据线的延伸方向上的距离的比值为0.9-1.1。

38.根据权利要求1-9任一项所述的显示面板，其中，所述开口的宽度为1.0μm-1.6μm，相邻两列像素电极之间的间距为1.6μm。

39.根据权利要求1-9任一项所述的显示面板，其中，所述开口的中线与所述像素电极的中线具有走向相同的部分。

40.根据权利要求39所述的显示面板，其中，所述开口的中线与所述像素电极的中线的走向相同的部分的长度与所述像素电极的中线的长度的比值大于50%，所述开口的中线与所述像素电极的中线的走向相同的部分的长度与所述开口的中线的长度的比值大于65%。

41.根据权利要求40所述的显示面板，其中，所述开口的中线与所述像素电极的中线的走向相同的部分的长度与所述像素电极的中线的长度的比值小于90%，所述开口的中线与所述像素电极的中线的走向相同的部分的长度与所述开口的中线的长度的比值小于95%。

42.根据权利要求1-9任一项所述的显示面板，还包括遮光层和第一晶体管，其中，所述第一晶体管包括有源层，所述遮光层位于所述有源层和所述第一衬底基板之间，所述有源层在所述第一衬底基板上的正投影落入所述遮光层在所述第一衬底基板上的正投影内。

43.根据权利要求1所述的显示面板，还包括第一晶体管和第二晶体管，其中，所述显示面板具有显示区和周边区，所述第一晶体管位于所述显示区，所述第二晶体管位于所述周边区，所述第一晶体管与所述像素电极相连，所述第一晶体管的有源层的材料与所述第二晶体管的有源层的材料不同。

44.根据权利要求43所述的显示面板，其中，所述第二晶体管的栅极与所述第二晶体管的有源层的间距为da，所述第一晶体管的栅极与所述第一晶体管的有源层的间距为db，2db<da<4db。

45.根据权利要求43所述的显示面板，其中，所述第一晶体管还包括与所述第一晶体管的所述有源层相连的第一电极，所述像素电极通过第一过孔与所述第一电极相连，所述第一过孔在所述第一衬底基板上的正投影与所述第一晶体管的栅极在所述第一衬底基板上的正投影交叠。

46.根据权利要求43所述的显示面板，还包括数据线和公共电极引线，其中，所述第一晶体管还包括第二电极，所述数据线与所述第二电极相连，所述公共电极引线与所述公共电极相连，所述公共电极引线在所述第一衬底基板上的正投影与所述数据线在所述第一衬底基板上的正投影交叠，所述公共电极引线的宽度为Wa，所述数据线的宽度为Wb，1.5Wb<Wa<2Wb。

47.根据权利要求1所述的显示面板，还包括第一晶体管和遮光层，其中，所述第一晶体管包括有源层、以及与所述有源层相连的第一电极，所述像素电极通过第一过孔与所述第一电极相连，

所述遮光层位于所述第一晶体管的所述有源层和所述第一衬底基板之间，所述第一晶体管的所述有源层在所述第一衬底基板上的正投影落入所述遮光层在所述第一衬底基板上的正投影内，所述第一过孔在所述第一衬底基板上的正投影落入所述遮光层在所述第一衬底基板上的正投影内。

48.根据权利要求47所述的显示面板，其中，所述第一晶体管还包括栅极，所述第一过孔在所述第一衬底基板上的正投影落入所述栅极在所述第一衬底基板上的正投影内。

49.根据权利要求1-9任一项所述的显示面板，其中，所述显示面板中的至少一个子像素满足：S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，以及S4/S≥0.46。

50.根据权利要求1-9任一项所述的显示面板，其中，所述显示面板中的超过百分之五十的子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，以及0.36≤S4/S≤0.53。

51.一种显示面板，包括：

阵列基板，包括第一衬底基板和位于所述第一衬底基板上的多个子像素，每个子像素包括像素电极、公共电极、以及公共电极引线，所述子像素为最小显示单元；以及

对向基板，与所述阵列基板相对设置，

其中，所述公共电极引线与所述公共电极相连，所述像素电极与所述公共电极不同层，所述公共电极和所述像素电极中靠近所述对向基板的一个具有开口，所述像素电极和所述公共电极被配置为形成电场，所述公共电极与所述像素电极在垂直于所述阵列基板的方向上交叠以形成存储电容，

在所述显示面板的可视区域内，在所述子像素中，所述子像素的布图面积为S，所述像素电极的布图面积为S1，所述公共电极在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影的交叠面积为S2，并且所述开口的面积为S3，所述子像素的透光面积为S4，

所述显示面板中的至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，以及0.36≤S4/S≤0.53。

52.根据权利要求51所述的显示面板，其中，所述显示面板中的至少一个子像素满足：S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，以及S4/S≥0.46。

53.一种阵列基板，包括：

第一衬底基板和位于所述第一衬底基板上的多个子像素，每个子像素包括像素电极、公共电极、栅线、以及数据线，所述子像素为最小显示单元；其中，所述像素电极与所述公共电极不同层，所述公共电极和所述像素电极中的一个具有开口，所述像素电极和所述公共电极被配置为形成电场，所述公共电极与所述像素电极在垂直于所述阵列基板的方向上交叠以形成存储电容，

在可视区域内，在所述子像素中，所述子像素的布图面积为S，所述像素电极的布图面积为S1，所述公共电极在所述第一衬底基板上的正投影与所述像素电极在所述第一衬底基板上的正投影的交叠面积为S2，所述开口的面积为S3，并且所述子像素的透光面积为S4，

所述阵列基板中的至少一个子像素满足：S1/S≥0.62，S2/S≥0.31，0.31≥S3/S≥0.21，0.36≤S4/S≤0.53。

54.根据权利要求53所述的阵列基板，其中，所述阵列基板中的至少一个子像素满足：S1/S≥0.81，S2/S≥0.59，S3/S≥0.22，以及S4/S≥0.46。

55.一种显示装置，包括权利要求1-52任一项所述的显示面板或权利要求53或54所述的阵列基板。

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